SY100E151

更新时间： 2024-02-04 03:14:47

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6-BIT D REGISTER

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SY100E151 技术参数

是否无铅：	不含铅	生命周期：	Obsolete
零件包装代码：	QLCC	包装说明：	QCCJ,
针数：	28	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.16
Is Samacsys：	N	系列：	100E
JESD-30 代码：	S-PQCC-J28	长度：	11.48 mm
逻辑集成电路类型：	D FLIP-FLOP	位数：	6
功能数量：	1	端子数量：	28
输出极性：	COMPLEMENTARY	封装主体材料：	PLASTIC/EPOXY
封装代码：	QCCJ	封装形状：	SQUARE
封装形式：	CHIP CARRIER	传播延迟（tpd）：	0.8 ns
座面最大高度：	4.57 mm	表面贴装：	YES
技术：	ECL	端子形式：	J BEND
端子节距：	1.27 mm	端子位置：	QUAD
触发器类型：	POSITIVE EDGE	宽度：	11.48 mm
最小 fmax：	1100 MHz	Base Number Matches：	1

SY100E151 数据手册

SY10E151

Micrel, Inc.

SY100E151

6-BIT D

SY10E151

SY100E151

DESCRIPTION

FEATURES

■ 1100MHz toggle frequency

■ Extended 100E VEE range of –4.2V to –5.46V

■ Differential outputs

The SY10/100E151 offer 6 edge-triggered, high-speed,

master-slave D-type flip-flops with differential outputs,

designed for use in new, high-performance ECL systems.

The two external clock signals (CLK1, CLK2) are gated

through a logical OR operation before use as clocking

control for the flip-flops. Data is clocked into the flip-flops

on the rising edge of either CLK1 or CLK2 (or both). When

both CLK1 and CLK2 are at a logic LOW, data enters the

master and is transferred to the slave when either CLK1 or

CLK2 (or both) go HIGH.

■ Asynchronous Master Reset

■ Dual clocks

■ Fully compatible with industry standard 10KH,

100K ECL levels

■ Internal 75KΩ input pulldown resistors

■ Fully compatible with Motorola MC10E/100E151

■ Available in 28-pin PLCC package

The MR (Master Reset) signal operates asynchronously

to make all Q outputs go to a logic LOW.

BLOCK DIAGRAM

PIN NAMES

D0–D5

CLK1, CLK2

Function

Data Inputs

Clock Inputs

Master Reset

True Outputs

Inverting Outputs

VCC to Output

Q0–Q5

VCCO

CLK

Rev.: G

Amendment: /0

M9999-032006

hbwhelp@micrel.com or (408) 955-1690

Issue Date: March 2006

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