SY100E154JC

更新时间： 2024-11-22 22:42:35

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麦瑞 - MICREL		触发器逻辑集成电路
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5-BIT 2:1 MUX-LATCH

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SY100E154JC 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
包装说明：	PLASTIC, LCC-28	Reach Compliance Code：	not_compliant
HTS代码：	8542.39.00.01	风险等级：	5.77
其他特性：	FIVE 2:1 MUX FOLLOWED BY LATCH	系列：	100E
JESD-30 代码：	S-PQCC-J28	JESD-609代码：	e0
长度：	11.48 mm	逻辑集成电路类型：	D LATCH
湿度敏感等级：	1	位数：	5
功能数量：	1	输入次数：	2
端子数量：	28	最高工作温度：	85 °C
最低工作温度：		输出特性：	OPEN-EMITTER
输出极性：	COMPLEMENTARY	封装主体材料：	PLASTIC/EPOXY
封装代码：	QCCJ	封装等效代码：	LDCC28,.5SQ
封装形状：	SQUARE	封装形式：	CHIP CARRIER
峰值回流温度（摄氏度）：	240	电源：	-4.5 V
最大电源电流（ICC）：	105 mA	Prop。Delay @ Nom-Sup：	0.7 ns
传播延迟（tpd）：	0.75 ns	认证状态：	Not Qualified
座面最大高度：	4.57 mm	子类别：	Multiplexer/Demultiplexers
表面贴装：	YES	技术：	ECL
温度等级：	COMMERCIAL EXTENDED	端子面层：	Tin/Lead (Sn85Pb15)
端子形式：	J BEND	端子节距：	1.27 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	30
触发器类型：	LOW LEVEL	宽度：	11.48 mm
Base Number Matches：	1

SY100E154JC 数据手册

5-BIT 2:1

MUX-LATCH

SY10E154

SY100E154

FEATURES

DESCRIPTION

■ 750ps max. LEN to output

■ Extended 100E VEE range of –4.2V to –5.5V

■ 700ps max. D to output

The SY10/100E154 offer five 2:1 multiplexers followed

by latches with differential outputs, designed for use in

new, high-performance ECL systems. The two external

Latch-Enable signals (LEN1, LEN2) are gated through a

logical OR operation before use as control for the five

latches. When both LEN1 and LEN2 are at a logic LOW, the

latches are transparent, thus presenting the data from the

multiplexers at the output pins. If either LEN1 or LEN2 (or

both) are at a logic HIGH, the outputs are latched.

ThemultiplexeroperationiscontrolledbytheSEL(Select)

signal which selects one of the two bits of input data at each

mux to be passed through.

■ Differential outputs

■ Asynchronous Master Reset

■ Dual latch-enables

■ Fully compatible with industry standard 10KH,

100K ECL levels

■ Internal 75KΩ input pulldown resistors

■ Fully compatible with Motorola MC10E/100E154

■ Available in 28-pin PLCC package

The MR (Master Reset) signal operates asynchronously

to make all Q outputs go to a logic LOW.

BLOCK DIAGRAM

PIN CONFIGURATION

MUX

SEL

25 24 23 22 21 20 19

SEL

LEN

VCC

PLCC

TOP VIEW

J28-1

MUX

SEL

VEE

MUX

SEL

10 11

MUX

SEL

PIN NAMES

MUX

SEL

D0a–D4a

D0b–D4b

SEL

Function

Input Data a

Input Data b

SEL

Data Select Input

Latch Enables

Master Reset

LEN

LEN1, LEN2

LEN

Q0–Q4

VCCO

True Outputs

Inverted Outputs

VCC to Output

Rev.: C

Amendment: /1

Issue Date: February, 1998

12 3 4

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与SY100E154JC相关器件

型号	品牌	获取价格	描述	数据表
SY100E154JCTR	MICREL	获取价格	5-BIT 2:1 MUX-LATCH
SY100E154JCTR	MICROCHIP	获取价格	D Latch, 100E Series, 1-Func, Low Level Triggered, 5-Bit, Complementary Output, ECL, PQCC2
SY100E154JZ	MICREL	获取价格	5-BIT 2:1 MUX-LATCH
SY100E154JZTR	MICREL	获取价格	5-BIT 2:1 MUX-LATCH
SY100E154JZTR	MICROCHIP	获取价格	100E SERIES, LOW LEVEL TRIGGERED D LATCH, COMPLEMENTARY OUTPUT, PQCC28, LEAD FREE, PLASTIC
SY100E154JZ-TR	MICROCHIP	获取价格	100E SERIES, LOW LEVEL TRIGGERED D LATCH, COMPLEMENTARY OUTPUT, PQCC28
SY100E155	MICREL	获取价格	6-BIT 2:1 MUX-LATCH
SY100E155JC	MICREL	获取价格	6-BIT 2:1 MUX-LATCH
SY100E155JCTR	MICREL	获取价格	6-BIT 2:1 MUX-LATCH
SY100E155JZTR	MICREL	获取价格	暂无描述

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