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Datasheet > 逻辑 > 触发器/锁存器> SN74LV74AQDRQ1
SN74LV74AQDRQ1 PDF预览

SN74LV74AQDRQ1

更新时间： 2024-10-01 04:00:55
品牌 Logo 应用领域
德州仪器 - TI 触发器锁存器逻辑集成电路光电二极管
页数 文件大小 规格书
10页 225K
描述
DUAL POSITIVE-EDGE-TRIGGERED D-TYPE FLIP-FLOP

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SN74LV74AQDRQ1 技术参数

是否无铅：不含铅是否Rohs认证：符合
生命周期：Active零件包装代码：SOIC
包装说明：SOIC-14针数：14
Reach Compliance Code：compliantHTS代码：8542.39.00.01
Factory Lead Time：1 week风险等级：1.7
Is Samacsys：N系列：LV/LV-A/LVX/H
JESD-30 代码：R-PDSO-G14JESD-609代码：e4
长度：8.65 mm负载电容（CL）：50 pF
逻辑集成电路类型：D FLIP-FLOP最大频率@ Nom-Sup：45000000 Hz
最大I（ol）：0.012 A湿度敏感等级：1
位数：1功能数量：2
端子数量：14最高工作温度：125 °C
最低工作温度：-40 °C输出极性：COMPLEMENTARY
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP14,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE包装方法：TR
峰值回流温度（摄氏度）：260电源：3.3 V
最大电源电流（ICC）：0.02 mAProp。Delay @ Nom-Sup：18 ns
传播延迟（tpd）：23 ns认证状态：Not Qualified
筛选级别：AEC-Q100座面最大高度：1.75 mm
子类别：FF/Latches最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：2 V标称供电电压 (Vsup)：2.5 V
表面贴装：YES技术：CMOS
温度等级：AUTOMOTIVE端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：POSITIVE EDGE宽度：3.91 mm
最小 fmax：75 MHzBase Number Matches：1

SN74LV74AQDRQ1 数据手册

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SCLS556A − DECEMBER 2003 − REVISED MAY 2004  
D OR PW PACKAGE  
(TOP VIEW)  
D
Qualification in Accordance With  
AEC-Q100  
†
D
Qualified for Automotive Applications  
1
2
3
4
5
6
7
14  
13  
12  
11  
10  
9
1CLR  
1D  
V
CC  
2CLR  
2D  
D
Customer-Specific Configuration Control  
Can Be Supported Along With  
Major-Change Approval  
1CLK  
1PRE  
1Q  
2CLK  
2PRE  
2Q  
D
D
D
2-V to 5.5-V V  
Operation  
CC  
1Q  
Max t of 13 ns at 5 V  
pd  
8
GND  
2Q  
Typical V  
<0.8 V at V  
(Output Ground Bounce)  
OLP  
CC  
= 3.3 V, T = 25°C  
A
D
D
D
D
D
Typical V  
>2.3 V at V  
(Output V  
Undershoot)  
OHV  
CC  
OH  
= 3.3 V, T = 25°C  
A
Support Mixed-Mode Voltage Operation on  
All Ports  
I
Supports Partial-Power-Down Mode  
off  
Operation  
Latch-Up Performance Exceeds 250 mA Per  
JESD 17  
ESD Protection Exceeds JESD 22  
− 2000-V Human-Body Model (A114-A)  
− 200-V Machine Model (A115-A)  
− 1000-V Charged-Device Model (C101)  
†
Contact factory for details. Q100 qualification data available on  
request.  
description/ordering informationS  
This dual positive-edge-triggered D-type flip-flop is designed for 2-V to 5.5-V V  
operation.  
CC  
A low level at the preset (PRE) or clear (CLR) inputs sets or resets the outputs, regardless of the levels of the  
other inputs. When PRE and CLR are inactive (high), data at the data (D) inputs meeting the setup-time  
requirements is transferred to the outputs on the positive-going edge of the clock pulse. Clock triggering occurs  
at a voltage level and is not directly related to the rise time of the clock pulse. Following the hold-time interval,  
data at the D input can be changed without affecting the levels at the outputs.  
This device is fully specified for partial-power-down applications using I . The I circuitry disables the outputs,  
off  
off  
preventing damaging current backflow through the device when it is powered down.  
ORDERING INFORMATION  
ORDERABLE  
PART NUMBER  
TOP-SIDE  
MARKING  
‡
PACKAGE  
T
A
SOIC − D  
Tape and reel SN74LV74AQDRQ1  
Tape and reel SN74LV74AQPWRQ1  
LV74A  
LV74A  
−40°C to 125°C  
TSSOP − PW  
‡
Package drawings, standard packing quantities, thermal data, symbolization, and PCB design guidelines  
are available at www.ti.com/sc/package.  
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
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Copyright 2004, Texas Instruments Incorporated  
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1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
1234567...10

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SN74LV74AQDRQ1 替代型号

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