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MT90737AM PDF预览

MT90737AM

更新时间： 2024-01-19 07:42:31
品牌 Logo 应用领域
美高森美 - MICROSEMI 电信电信集成电路
页数 文件大小 规格书
40页 162K
描述
Telecom Circuit, 1-Func, CMOS, PQFP208,

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MT90737AM 技术参数

是否Rohs认证： 不符合生命周期：Active
零件包装代码：QFP针数：208
Reach Compliance Code：unknown风险等级：5.22
JESD-30 代码：S-PQFP-G208端子数量：208
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：QFP
封装等效代码：QFP208,1.2SQ,20封装形状：SQUARE
封装形式：FLATPACK电源：5 V
认证状态：Not Qualified子类别：Other Telecom ICs
最大压摆率：100 mA标称供电电压：5 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
Base Number Matches：1

MT90737AM 数据手册

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CMOS  
MT90737  
DS3/DS1 MUX/DEMUX (M13)  
Preliminary Information  
ISSUE 1  
June 1995  
Features  
•
Multiplexes/demultiplexes 28 DS1 signals  
to/from a DS3 signal  
Ordering Information  
MT90737AM  
208 Pin PQFP  
•
•
•
•
Selectable M13 or C-bit parity mode  
Separate interface for C-bits  
-40° to 85°C  
FEBE, C or P-bit parity error insertion  
DS3 LOS, LOF, P-bit parity, C-bit parity, AIS  
and idle signal detection  
•
•
•
•
•
•
•
DS3 AIS and idle signal generation  
Access to DS3 and DS2 X-bits  
DS3 and DS1 loopbacks  
Description  
The MT90737 DS3/DS1 Multiplexer/Demultiplexer  
(M13) is designed to multiplex and demultiplex 28  
independent DS1 signals to and from a DS3 signal  
with either an M13 or C-bit frame format. The  
MT90737 complies with Bellcore’s TR-TSY-000499,  
ANSI’s T1.107-1988 and supplement T1.107a-1990.  
Detects DS2 LOF  
DS1 idle signal (QRS, AIS or ESF) generation  
DS1 LOS detection on transmit or receive path  
Multiplexed and non-multiplexed  
microprocessor bus interfaces  
The MT90737 provides a separate transmit (13 bits)  
and receive (14 bits) interface for C-bits while  
operating in the C-bit parity mode. The FEAC  
channel (C3) is accessed via MT90737 memory. The  
MT90737 uses 37 byte register locations for software  
control, performance counters, and alarm reporting.  
Both multiplexed and non-multiplexed bus types are  
supported by the microprocessor interface.  
Applications  
•
•
•
•
•
Single-board M13 multiplexer  
Compact add/drop mux  
Fractional T3  
Digital Cross-connect Systems  
CSU/DSU  
7
28  
1
DR28  
DR1  
CR28  
CR1  
DS3DR  
DS3  
1
DS3  
Destuffing  
DS2  
Sync/Destuff  
DS1  
Outputs  
Frame Sync  
DS3CR  
CDR  
CCKR  
CFMR  
CDCCR  
Micro-  
Micro-  
processor  
Interface  
processor  
Alarm/Status  
Control  
XCK  
Loopback  
I/O  
Memory  
Map  
Loopback  
DLEN  
TEST  
S7  
S6  
OUTDIS  
4
BOUNDARY  
{
SCAN  
7
28  
1
DT28  
DT1  
CT28  
CT1  
DS3DT  
DS3  
1
DS2  
DS1  
Input  
Framing/Stuffing  
DS3CT  
Framing/Stuffing  
CDT  
CCKT  
CFMT  
CDCCT  
VSS  
VDD  
Figure 1 - Functional Block Diagram  
U.S. Patent Number 5040170  
5-63  
1234567...40

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