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MT9074APR1

更新时间： 2024-11-02 04:14:11
品牌 Logo 应用领域
加拿大卓联 - ZARLINK 数字传输控制器电信集成电路电信电路PC
页数 文件大小 规格书
151页 1140K
描述
T1/E1/J1 Single Chip Transceiver

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MT9074APR1 技术参数

是否Rohs认证： 符合生命周期：Transferred
包装说明：QCCJ,Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.63
Is Samacsys：NJESD-30 代码：S-PQCC-J68
JESD-609代码：e3长度：24.23 mm
湿度敏感等级：3功能数量：1
端子数量：68最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装形状：SQUARE
封装形式：CHIP CARRIER峰值回流温度（摄氏度）：260
认证状态：Not Qualified座面最大高度：4.57 mm
标称供电电压：5 V表面贴装：YES
电信集成电路类型：FRAMER温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
处于峰值回流温度下的最长时间：30宽度：24.23 mm
Base Number Matches：1

MT9074APR1 数据手册

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MT9074  
T1/E1/J1 Single Chip Transceiver  
Data Sheet  
August 2005  
Features  
•
•
•
Combined E1 (PCM30) and T1 (D4/ESF) framer,  
Ordering Information  
Line Interface Unit (LIU) and link controller with  
optional digital framer only mode  
MT9074AL  
100 Pin MQFP  
68 Pin PLCC  
68 Pin PLCC  
100 Pin MQFP*  
68 Pin PLCC*  
68 Pin PLCC*  
Trays  
MT9074AP  
MT9074APR  
MT9074AL1  
MT9074AP1  
MT9074APR1  
Tubes  
In T1 mode the LIU can recover signals  
attenuated by up to 30 dB (5000 ft. of 24 AWG  
cable)  
Tape & Reel  
Trays  
Tubes  
Tape & Reel  
*Pb Free Matte Tin  
In E1 mode the LIU can recover signals  
attenuated by up to 30 dB (1900 m. of 0.65 mm  
cable)  
-40°C to +85°C  
•
•
Hardware data link access  
JTAG Boundary Scan  
•
•
•
Two HDLCs: FDL and channel 24 in T1 mode,  
timeslot 0 (Sa bits) and timeslot 16 in E1 mode  
Two-frame elastic buffer in Rx & Tx (T1)  
directions  
Applications  
•
•
•
•
E1/T1 add/drop multiplexers and channel banks  
CO and PBX equipment interfaces  
Primary Rate ISDN nodes  
Programmable transmit delay through transmit  
slip buffer  
Low jitter DPLL for clock generation  
•
•
Enhanced alarms, performance monitoring and  
error insertion functions  
Intel or Motorola non-multiplexed parallel  
microprocessor interface  
Digital Cross-connect Systems (DCS)  
* MT9074A was revised after its market introduction. Software can  
confirm that the installed chip is the most recent revision of MT9074A  
as follows:  
•
•
•
1. In T1 mode, the LSB (Least Significant Bit) of the  
Synchronization Status Word - bit 0, Page 3 Address 10H is set  
high.  
2. Batch codes 61755.0 or higher, and/or date code beginning with  
00, 01, 02, etc.  
ST-BUS 2.048 Mbit/s backplane bus for both data  
and signaling  
Japan Telecom J1 Framing and Yellow Alarm  
TxDL TxDLCLK  
TxMF  
TxAO TxB TxA  
DSTi  
CSTi  
ST-BUS  
Interface  
Transmit Framing, Error,  
Line  
TTIP  
Test Signal Generation and Slip Buffer  
Driver  
TRING  
Tdi  
Tdo  
Tms  
Tclk  
Trst  
PL Loop  
ST Loop  
National  
Bit Buffer  
S/FR  
Jitter Attenuator  
& Clock Control  
IRQ  
BS/LS  
OSC1  
OSC2  
D7~D0  
Data Link,  
HDLC0  
HDLC1  
CAS  
AC4  
Buffer  
AC0  
DG Loop  
R/W/WR  
CS  
RTIP  
DS/RD  
RRING  
DSTo  
CSTo  
Receive Framing, Performance Monitoring,  
Alarm Detection, 2 Frame Slip Buffer  
ST-BUS  
Interface  
RxDLCLK RxDL RxMF  
LOS  
RxFP  
E1.5o F0b C4b  
Figure 1 - Functional Block Diagram  
1
Zarlink Semiconductor Inc.  
Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.  
Copyright 2002-2005, Zarlink Semiconductor Inc. All Rights Reserved.  
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