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MT90401AB

更新时间： 2025-08-19 22:29:47

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加拿大卓联 - ZARLINK		电信集成电路异步传输模式 ATM
页数	文件大小	规格书
38页	650K
描述
SONET/SDH System Synchronizer

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MT90401AB 技术参数

是否Rohs认证：	不符合	生命周期：	Transferred
包装说明：	LQFP,	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.86
应用程序：	ATM;SDH;SONET	JESD-30 代码：	S-PQFP-G80
JESD-609代码：	e0	长度：	14 mm
湿度敏感等级：	3	功能数量：	1
端子数量：	80	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	LQFP	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE	峰值回流温度（摄氏度）：	240
认证状态：	Not Qualified	座面最大高度：	1.6 mm
标称供电电压：	3.3 V	表面贴装：	YES
电信集成电路类型：	ATM/SONET/SDH SUPPORT CIRCUIT	温度等级：	INDUSTRIAL
端子面层：	TIN LEAD	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	30	宽度：	14 mm
Base Number Matches：	1

MT90401AB 数据手册

MT90401

SONET/SDH System Synchronizer

Data Sheet

January 2005

Features

•

Meets requirements of GR-253-CORE for SONET

Ordering Information

Stratum 3 and SONET minimum clock

MT90401AB

80 Pin LQFP

Trays

•

Meets requirements of GR-1244-CORE Stratum 3

MT90401AB1 80 Pin LQFP* Trays

*Pb Free Matte Tin

Meets requirements of G.813 Option 1 and Option

2 for SDH Equipment Clocks (SEC) with external

jitter attenuator

-40°C to +85°C

•

Provides OC-3/STM-1, DS3, E3, 19.44 MHz,

DS2, E1, T1, 8 kHz and ST-BUS clock outputs

Applications

•

SONET/SDH Add/Drop multiplexers

SONET/SDH uplinks

Integrated access devices

ATM edge switches

Accepts reference inputs from two independent

sources

Selectable 1.544 MHz, 2.048 MHz, 19.44 MHz or

8kHz input reference frequencies

•

Holdover accuracy of 0.02 ppm

Adjustable output clock phase supporting master-

slave arrangements

Description

The MT90401 is a digital phase locked loop (DPLL)

that is designed to synchronize SDH (Synchronous

Digital Hierarchy) and SONET (Synchronous Optical

Network) networking equipment. The MT90401 is used

to ensure that the timing of outgoing signals remains

within the limits specified by Telcordia, ANSI and the

ITU during normal operation and in the presence of

disturbances on the incoming synchronization signals.

•

Hardware or microprocessor control (8 bit

microprocessor interface)

3.3 V supply

•

JTAG boundary scan

TCLR

LOCK

VDD

VSS

Virtual

Reference

C155P/N

C19o

C1.5o

C2o

C20i

TCK

Master Clock

TIE

DPLL

Corrector

Circuit

TDI

IEEE

Output

Interface

Circuit

TMS

1149.1a

C4o

TRST

TDO

C6o

Selected

C8o

State

Select

Refer-

ence

C16o

C44/C34

F0o

Reference

Select

PRI

SEC

TIE

Input

MUX

Corrector

Enable

F8o

F16o

Impairment

Monitor

State

Prioor

Secoor

Reference

Select

Reference

Select

Monitor

Feedback

Frequency

Select

Control State Machine

RSEL

MUX

RST MS1 MS2 HOLDOVERPCCi FLOCK D0/D7 A0/A6 CS,DS,R/W

FS1

FS2

Figure 1 - Functional Block Diagram

Zarlink Semiconductor Inc.

Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.

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型号	品牌	获取价格	描述	数据表
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MT9040ANR	XILINX	获取价格	SPECIALTY TELECOM CIRCUIT, PDSO48, 0.300 INCH, MO-118AA, SSOP-48
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