MT90222/3/4
Data Sheet
List of Figures
Figure 1 - MT90222/3/4 Block Diagram (with Built-in IMA functions for up to 8 IMA Groups over 4/8/16 links) . . . 1
Figure 2 - MT90222 Pinout (Bottom View). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Figure 3 - MT90223 Pinout (Bottom View). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
Figure 4 - MT90224 Pinout (Bottom View). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Figure 5 - MT90224 Functional Block Diagram -Transmitter in IMA Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Figure 6 - Functional Block Diagram of the Transmitter in TC Mode (For Link[N], 0 £ N £ 15) . . . . . . . . . . . . . . . 41
Figure 7 - Cell Delineation State Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Figure 8 - SYNC State Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Figure 9 - MT90224 Receiver Circuit in IMA Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
Figure 10 - Example of TC Mode Operation
(Using Four of Sixteen Possible UTOPIA-Output Ports) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
Figure 11 - Single Mode - Generic 1.544 MHz. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
Figure 12 - Single Mode - Generic 2.048 MHz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Figure 13 - Single Mode - ST-BUS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
Figure 14 - TXCK and TXSYNC Output Pin Source Options. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
Figure 15 - ATM Interface to MT90224 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
Figure 16 - ATM Interface to Multiple MT90224s. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
Figure 17 - ATM Mixed-Mode Interface to One MT90224 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
Figure 18 - IRQ Register Hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
Figure 19 - Processed RX Cell FIFO Word Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Figure 20 - Synchronous ST-BUS Mode (Using ST-BUS/2.048 Mbps Backplane Compatible Framers) . . . . . . 125
Figure 21 - CTC Mode (Using MT9076B T1/E1/J1 Single Chip Transceivers) . . . . . . . . . . . . . . . . . . . . . . . . . . 126
Figure 22 - ITC Mode with ST-BUS (Using Zarlink MT9076B T1/E1/J1 Single Chip Transceivers) . . . . . . . . . . 127
Figure 23 - ITC Mode with Generic TDM Interface (Using MT9076B T1/E1/J1 Framer/LIU) . . . . . . . . . . . . . . . 128
Figure 24 - Asynchronous Operations (Using Two MT9072 Octal T1/E1/J1 Framers) . . . . . . . . . . . . . . . . . . . . 129
Figure 25 - Interface to SHDSL Device . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
Figure 26 - Setup and Hold Time Definition. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
Figure 27 - Tri-State Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
Figure 28 - Output Delay Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
Figure 29 - External Memory Interface Timing - Read Cycle. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
Figure 30 - External Memory Interface Timing - Write Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
Figure 31 - CPU Interface Motorola Timing - Read Access. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
Figure 32 - CPU Interface Intel Timing - Read Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
Figure 33 - CPU Interface Motorola Timing - Write Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
Figure 34 - CPU Interface Intel Timing - Write Access. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
Figure 35 - ST-BUS Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
Figure 36 - Generic Bus Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
Figure 37 - TDM Ring TX Timing Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
Figure 38 - TDM Ring RX Timing Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
Figure 39 - JTAG Port Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
Figure 40 - System Clock and Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
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Zarlink Semiconductor Inc.
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