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MCM67B618BFN9 PDF预览

MCM67B618BFN9

更新时间： 2024-09-18 04:40:27
品牌 Logo 应用领域
摩托罗拉 - MOTOROLA 计数器
页数 文件大小 规格书
11页 110K
描述
64K x 18 Bit BurstRAM Synchronous Fast Static RAM With Burst Counter and Self-Timed Write

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MCM67B618BFN9 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：PLASTIC, LCC-52Reach Compliance Code：unknown
ECCN代码：3A991.B.2.AHTS代码：8542.32.00.41
风险等级：5.82最长访问时间：9 ns
I/O 类型：COMMONJESD-30 代码：S-PQCC-J52
JESD-609代码：e0长度：19.1262 mm
内存密度：1179648 bit内存集成电路类型：CACHE SRAM
内存宽度：18功能数量：1
端口数量：1端子数量：52
字数：65536 words字数代码：64000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：64KX18
输出特性：3-STATE可输出：YES
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装等效代码：LDCC52,.8SQ封装形状：SQUARE
封装形式：CHIP CARRIER并行/串行：PARALLEL
峰值回流温度（摄氏度）：NOT SPECIFIED电源：5 V
认证状态：Not Qualified座面最大高度：4.57 mm
最大待机电流：0.095 A最小待机电流：4.75 V
子类别：SRAMs最大压摆率：0.275 mA
最大供电电压 (Vsup)：5.25 V最小供电电压 (Vsup)：4.75 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：BICMOS温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：19.1262 mm
Base Number Matches：1

MCM67B618BFN9 数据手册

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MOTOROLA  
SEMICONDUCTOR TECHNICAL DATA  
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by MCM67B618B/D  
MCM67B618B  
Advance Information  
64K x 18 Bit BurstRAM  
Synchronous Fast Static RAM  
With Burst Counter and Self–Timed Write  
The MCM67B618B is a 1,179,648–bit synchronous fast static random access  
memory designed to provide a burstable, high–performance, secondary cache  
for the i486 and Pentiumr microprocessors. The MCM67B618B (organized as  
65,536 words by 18 bits) is fabricated using Motorola’s high–performance  
silicon–gate BiCMOS technology. The device integrates input registers, a 2–bit  
counter, high speed SRAM, and high drive capability outputs onto a single  
monolithic circuit for reduced parts count implementation of cache data RAM  
applications. Synchronous design allows precise cycle control with the use of an  
external clock (K). BiCMOS circuitry reduces the overall power consumption of  
the integrated functions for greater reliability.  
FN PACKAGE  
PLASTIC  
CASE 778–02  
PIN ASSIGNMENTS  
Addresses (A0 – A15), data inputs (D0 – D17), and all control signals  
except output enable (G) are clock (K) controlled through positive–  
edge–triggered noninverting registers.  
Bursts can be initiated with either address status processor (ADSP)  
or address status cache controller (ADSC) input pins. Subsequent  
burst addresses can be generated internally by the MCM67B618B  
(burst sequence imitates that of the i486 and Pentium) and controlled  
by the burst address advance (ADV) input pin. The following pages pro-  
vide more detailed information on burst controls.  
Write cycles are internally self–timed and are initiated by the rising  
edge of the clock (K) input. This feature eliminates complex off–chip  
write pulse generation and provides increased flexibility for incoming  
signals.  
Dual write enables (LW and UW) are provided to allow individually  
writeable bytes. LW controls DQ0 – DQ8 (the lower bits), while UW  
controls DQ9 – DQ17 (the upper bits).  
7
6
5
4
3
2
1 52 51 50 49 48 47  
46  
8
9
DQ9  
DQ8  
DQ10  
DQ7  
DQ6  
45  
44  
43  
V
V
10  
CC  
SS  
11  
V
CC  
DQ11  
DQ12  
12  
13  
42  
41  
V
SS  
DQ5  
DQ4  
DQ3  
DQ2  
DQ13  
DQ14  
14  
15  
16  
17  
18  
19  
20  
40  
39  
38  
37  
36  
35  
34  
V
SS  
V
V
CC  
SS  
DQ15  
DQ16  
DQ17  
V
CC  
DQ1  
DQ0  
21 22 23 24 25 26 27 28 29 30 31 32 33  
This device is ideally suited for systems that require wide data bus  
widths and cache memory. See Figure 2 for applications information.  
•
•
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•
Single 5 V ±5% Power Supply  
Fast Access Time: 9 ns Max  
PIN NAMES  
Byte Writeable via Dual Write Enables  
Internal Input Registers (Address, Data, Control)  
Internally Self–Timed Write Cycle  
ADSP, ADSC, and ADV Burst Control Pins  
Asynchronous Output Enable Controlled Three–State Outputs  
Common Data Inputs and Data Outputs  
3.3 V I/O Compatible  
A0 – A15 . . . . . . . . . . . . . . . . Address Inputs  
K . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Clock  
ADV . . . . . . . . . . . . Burst Address Advance  
LW . . . . . . . . . . . . Lower Byte Write Enable  
UW . . . . . . . . . . . . Upper Byte Write Enable  
ADSC . . . . . . . . . Controller Address Status  
ADSP . . . . . . . . . Processor Address Status  
E . . . . . . . . . . . . . . . . . . . . . . . . . Chip Enable  
G . . . . . . . . . . . . . . . . . . . . . . Output Enable  
DQ0 – DQ17 . . . . . . . . . . Data Input/Output  
High Board Density 52–Lead PLCC Package  
V
V
. . . . . . . . . . . . . . . . +5 V Power Supply  
. . . . . . . . . . . . . . . . . . . . . . . . . . Ground  
CC  
SS  
NC . . . . . . . . . . . . . . . . . . . . . No Connection  
All power supply and ground pins must be con-  
nected for proper operation of the device.  
i486 is a trademark and Pentium is a registered trademark of Intel Corp.  
This document contains information on a new product. Specifications and information herein are subject to change without notice.  
REV 3  
9/21/99  
Motorola, Inc. 1999  
1234567...11

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与MCM67B618BFN9相关器件

型号 品牌 获取价格 描述 数据表
MCM67B618BFN9R MOTOROLA

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 		64KX18 CACHE SRAM, 9ns, PQCC52, PLASTIC, LCC-52
MCM67B618FN12 MOTOROLA

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 		Cache SRAM, 64KX18, 12ns, BICMOS, PQCC52, PLASTIC, LCC-52
MCM67C518 MOTOROLA

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 		32K x 18 Bit BurstRAM Synchronous Fast Static RAM
MCM67C518AFN5 MOTOROLA

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 		32KX18 CACHE SRAM, 5ns, PQCC52, PLASTIC, LCC-52
MCM67C518AFN7 MOTOROLA

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 		32KX18 CACHE SRAM, 7ns, PQCC52, PLASTIC, LCC-52
MCM67C518AFN9 MOTOROLA

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MCM67C518AZP9 MOTOROLA

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 		Memory IC
MCM67C518FN6 MOTOROLA

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 		32K x 18 Bit BurstRAM Synchronous Fast Static RAM
MCM67C518FN7 MOTOROLA

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 		32K x 18 Bit BurstRAM Synchronous Fast Static RAM
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 		32K x 18 Bit BurstRAM Synchronous Fast Static RAM

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