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MC10135FNR2 PDF预览

MC10135FNR2

更新时间： 2024-11-04 14:53:11
品牌 Logo 应用领域
安森美 - ONSEMI 输入元件输出元件逻辑集成电路触发器
页数 文件大小 规格书
8页 131K
描述
10K SERIES, POSITIVE EDGE TRIGGERED JBAR-KBAR FLIP-FLOP, COMPLEMENTARY OUTPUT, PQCC20, PLASTIC, LCC-20

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MC10135FNR2 技术参数

是否Rohs认证：不符合生命周期：Obsolete
零件包装代码：QLCC包装说明：PLASTIC, LCC-20
针数：20Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.25
Is Samacsys：N系列：10K
JESD-30 代码：S-PQCC-J20JESD-609代码：e0
长度：8.965 mm逻辑集成电路类型：JBAR-KBAR FLIP-FLOP
最大频率@ Nom-Sup：5200000 Hz湿度敏感等级：1
位数：2功能数量：1
端子数量：20最高工作温度：85 °C
最低工作温度：-30 °C输出特性：OPEN-EMITTER
输出极性：COMPLEMENTARY封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装等效代码：LDCC20,.4SQ
封装形状：SQUARE封装形式：CHIP CARRIER
包装方法：TAPE AND REEL峰值回流温度（摄氏度）：NOT SPECIFIED
电源：-5.2 V最大电源电流（ICC）：75 mA
传播延迟（tpd）：4.5 ns认证状态：Not Qualified
座面最大高度：4.57 mm子类别：FF/Latches
表面贴装：YES技术：ECL
温度等级：OTHER端子面层：Tin/Lead (Sn/Pb)
端子形式：J BEND端子节距：1.27 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：POSITIVE EDGE宽度：8.965 mm
最小 fmax：125 MHzBase Number Matches：1

MC10135FNR2 数据手册

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The MC10135 is a dual master–slave dc coupled J–K flip–flop.  
Asynchro– nous set (S) and reset (R) are provided. The set and reset  
inputs override the clock.  
A common clock is provided with separate J–K inputs. When the  
clock is static, the J–K inputs do not effect the output.  
The output states of the flip–flop change on the positive transition of  
the clock.  
http://onsemi.com  
MARKING  
DIAGRAMS  
• P = 280 mW typ/pkg (No Load)  
16  
D
CDIP–16  
L SUFFIX  
CASE 620  
• f  
= 140 MHz typ  
Tog  
• t = 3.0 ns typ  
MC10135L  
AWLYYWW  
pd  
• t , t = 2.5 ns typ (20%–80%)  
r f  
1
16  
LOGIC DIAGRAM  
DIP PIN ASSIGNMENT  
S1  
5
PDIP–16  
P SUFFIX  
CASE 648  
MC10135P  
AWLYYWW  
V
V
CC2  
1
2
3
4
5
6
7
8
16  
15  
14  
13  
12  
11  
10  
9
CC1  
2
3
Q1  
Q1  
J1  
7
6
Q2  
Q2  
R2  
S2  
K2  
J2  
Q1  
Q1  
R1  
S1  
K1  
J1  
1
K1  
1
R1  
C
4
9
PLCC–20  
FN SUFFIX  
CASE 775  
10135  
S2 12  
AWLYYWW  
15  
14  
Q2  
Q2  
J2 10  
K2 11  
A
= Assembly Location  
R2 13  
WL = Wafer Lot  
YY = Year  
WW = Work Week  
V
C
EE  
V
= PIN 1  
= PIN 16  
= PIN 8  
CC1  
V
Pin assignment is for Dual–in–Line Package.  
For PLCC pin assignment, see the Pin Conversion  
Tables on page 18 of the ON Semiconductor MECL  
Data Book (DL122/D).  
CC2  
V
EE  
ORDERING INFORMATION  
Device  
Package  
Shipping  
R–S TRUTH TABLE  
CLOCK J–K TRUTH TABLE*  
MC10135L  
CDIP–16  
25 Units / Rail  
R
S
Q
J
K
Q
n+1  
n+1  
MC10135P  
PDIP–16  
PLCC–20  
25 Units / Rail  
46 Units / Rail  
L
L
H
H
L
H
L
Q
L
H
L
L
L
H
H
Q
n
L
H
n
H
L
MC10135FN  
H
N.D.  
H
Q
n
N.D. = Not Defined  
*Output states change on positive  
transition of clock for J–K input  
condition present.  
Semiconductor Components Industries, LLC, 2000  
1
Publication Order Number:  
March, 2000 – Rev. 6  
MC10135/D  
12345678

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MC10135FNR2 替代型号

型号 品牌 替代类型 描述 数据表
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类似代替

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