MC10135FN

更新时间： 2024-09-23 04:59:43

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安森美 - ONSEMI		触发器逻辑集成电路输入元件
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描述
Dual J-K Master-Slave Flip-Flop

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MC10135FN 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	QLCC	包装说明：	LCC-20
针数：	20	Reach Compliance Code：	not_compliant
HTS代码：	8542.39.00.01	风险等级：	5.32
系列：	10K	JESD-30 代码：	S-PQCC-J20
JESD-609代码：	e0	长度：	8.965 mm
逻辑集成电路类型：	JBAR-KBAR FLIP-FLOP	最大频率@ Nom-Sup：	5200000 Hz
湿度敏感等级：	1	位数：	2
功能数量：	1	端子数量：	20
最高工作温度：	85 °C	最低工作温度：	-30 °C
输出特性：	OPEN-EMITTER	输出极性：	COMPLEMENTARY
封装主体材料：	PLASTIC/EPOXY	封装代码：	QCCJ
封装等效代码：	LDCC20,.4SQ	封装形状：	SQUARE
封装形式：	CHIP CARRIER	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	-5.2 V	最大电源电流（ICC）：	75 mA
传播延迟（tpd）：	4.5 ns	认证状态：	Not Qualified
座面最大高度：	4.57 mm	子类别：	FF/Latches
表面贴装：	YES	技术：	ECL
温度等级：	OTHER	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	J BEND	端子节距：	1.27 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	NOT SPECIFIED
触发器类型：	POSITIVE EDGE	宽度：	8.965 mm
最小 fmax：	125 MHz

MC10135FN 数据手册

MC10135

Dual J-K Master-Slave

Flip-Flop

The MC10135 is a dual master–slave dc coupled J–K flip–flop.

Asynchro– nous set (S) and reset (R) are provided. The set and reset

inputs override the clock.

A common clock is provided with separate J–K inputs. When the

clock is static, the J–K inputs do not effect the output.

The output states of the flip–flop change on the positive transition of

the clock.

http://onsemi.com

MARKING

DIAGRAMS

• P = 280 mW typ/pkg (No Load)

CDIP–16

L SUFFIX

CASE 620

• f = 140 MHz typ

Tog

MC10135L

AWLYYWW

• t = 3.0 ns typ

• t , t = 2.5 ns typ (20%–80%)

LOGIC DIAGRAM

DIP PIN ASSIGNMENT

PDIP–16

P SUFFIX

CASE 648

MC10135P

AWLYYWW

CC2

CC1

PLCC–20

FN SUFFIX

CASE 775

10135

S2 12

AWLYYWW

J2 10

= Assembly Location

R2 13

WL = Wafer Lot

YY = Year

WW = Work Week

= PIN 1

= PIN 16

= PIN 8

CC1

CC2

Pin assignment is for Dual–in–Line Package.

For PLCC pin assignment, see the Pin Conversion

Tables on page 18 of the ON Semiconductor MECL

Data Book (DL122/D).

ORDERING INFORMATION

Device

Package

Shipping

R–S TRUTH TABLE

CLOCK J–K TRUTH TABLE*

MC10135L

CDIP–16

25 Units / Rail

n+1

MC10135P

PDIP–16

PLCC–20

25 Units / Rail

46 Units / Rail

MC10135FN

N.D.

N.D. = Not Defined

*Output states change on positive

transition of clock for J–K input

condition present.

Semiconductor Components Industries, LLC, 2002

Publication Order Number:

January, 2002 – Rev. 7

MC10135/D

12 3 4 5 6 7 8

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型号	品牌	获取价格	描述	数据表
MC10135FNR2	MOTOROLA	获取价格	10K SERIES, POSITIVE EDGE TRIGGERED JBAR-KBAR FLIP-FLOP, COMPLEMENTARY OUTPUT, PQCC20, PLA
MC10135FNR2	ONSEMI	获取价格	10K SERIES, POSITIVE EDGE TRIGGERED JBAR-KBAR FLIP-FLOP, COMPLEMENTARY OUTPUT, PQCC20, PLA
MC10135L	MOTOROLA	获取价格	Dual J-K Master-Slave Flip-Flop
MC10135L	ONSEMI	获取价格	Dual J-K Master-Slave Flip-Flop
MC10135LD	MOTOROLA	获取价格	J-K Flip-Flop, 2-Func, Master-slave Triggered, ECL, CDIP16
MC10135LDS	MOTOROLA	获取价格	J-K Flip-Flop, 2-Func, Master-slave Triggered, ECL, CDIP16
MC10135LS	MOTOROLA	获取价格	J-K Flip-Flop, 2-Func, Master-slave Triggered, ECL, CDIP16
MC10135P	ONSEMI	获取价格	Dual J-K Master-Slave Flip-Flop
MC10135P	MOTOROLA	获取价格	Dual J-K Master-Slave Flip-Flop
MC10135PD	MOTOROLA	获取价格	J-K Flip-Flop, 2-Func, Master-slave Triggered, ECL, PDIP16

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