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Datasheet > 逻辑 > 触发器/锁存器> MC100E131FN
MC100E131FN PDF预览

MC100E131FN

更新时间： 2024-11-18 22:30:23
品牌 Logo 应用领域
摩托罗拉 - MOTOROLA 触发器锁存器逻辑集成电路输入元件
页数 文件大小 规格书
4页 108K
描述
4-BIT D FLIP-FLOP

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MC100E131FN 技术参数

生命周期：Transferred零件包装代码：QLCC
包装说明：QCCJ, LDCC28,.5SQ针数：28
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.17Is Samacsys：N
其他特性：WITH ADDITIONAL COMMON CLOCK; WITH INDIVIDUAL RESET AND CLOCK INPUTS系列：100E
JESD-30 代码：S-PQCC-J28JESD-609代码：e0
长度：11.505 mm逻辑集成电路类型：D FLIP-FLOP
最大频率@ Nom-Sup：1000000000 Hz位数：2
功能数量：2端子数量：28
最高工作温度：85 °C最低工作温度：-40 °C
输出特性：OPEN-EMITTER输出极性：COMPLEMENTARY
封装主体材料：PLASTIC/EPOXY封装代码：QCCJ
封装等效代码：LDCC28,.5SQ封装形状：SQUARE
封装形式：CHIP CARRIER电源：-4.5 V
最大电源电流（ICC）：81 mA传播延迟（tpd）：0.75 ns
认证状态：Not Qualified座面最大高度：4.57 mm
子类别：FF/Latches表面贴装：YES
技术：ECL温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
触发器类型：POSITIVE EDGE宽度：11.505 mm
最小 fmax：1000 MHzBase Number Matches：1

MC100E131FN 数据手册

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SEMICONDUCTOR TECHNICAL DATA  
The MC10E/100E131 is a quad master-slave D-type flip-flop with  
differential outputs. Each flip-flop may be clocked separately by holding  
Common Clock (C ) LOW and using the Clock Enable (CE) inputs for  
C
clocking. Common clocking is achieved by holding the CE inputs LOW  
and using C to clock all four flip-flops. In this case, the CE inputs perform  
C
the function of controlling the common clock, to each flip-flop.  
4-BIT  
D FLIP-FLOP  
Individual asynchronous resets are provided (R). Asynchronous set  
controls (S) are ganged together in pairs, with the pairing chosen to  
reflect physical chip symmetry.  
Data enters the master when both C and CE are LOW, and transfers  
C
to the slave when either C or CE (or both) go HIGH.  
C
• 1100MHz Min. Toggle Frequency  
• Differential Outputs  
• Individual and Common Clocks  
• Individual Resets (asynchronous)  
• Paired Sets (asynchronous)  
FN SUFFIX  
PLASTIC PACKAGE  
CASE 776-02  
• Extended 100E V  
Range of – 4.2V to – 5.46V  
• 75kΩ Input Pulldown Resistors  
EE  
Pinout: 28-Lead PLCC (Top View)  
R
D
CE  
R
V
Q
Q
3
3
2
2
2
CCO  
21  
3
LOGIC DIAGRAM  
25  
24  
23  
22  
20  
19  
S
Q
Q
CE  
18  
17  
16  
15  
26  
2
Q
3
D
D
Q
Q
3
3
D
27  
28  
1
2
CE  
3
3
Q
3
R
S
S
V
CC  
12  
R
3
V
Q
EE  
1
D
Q
Q
D
Q
Q
2
2
C
2
3
14  
13  
Q
C
1
0
CE  
2
2
R
R
S
Q
03  
R
2
S
S
C
03  
12  
C
D
4
Q
0
12  
0
5
CE  
6
7
8
CE  
9
10  
11  
R
CE  
D
1
1
1
R
D
R
NC  
V
CCO  
0
0
1
1
1
Q
Q
Q
Q
1
* All V  
and V  
CCO  
pins are tied together on the die.  
CC  
D
D
1
PIN NAMES  
Pin  
S
R
S
Function  
R
CE  
D
0
0
0
D
– D  
Data Inputs  
Clock Enables (Individual)  
Resets  
0
3
CE – CE  
0
– R  
3
Q
Q
Q
Q
0
R
C
S
0
3
Common Clock  
Sets (paired)  
C
0
, S  
03 12  
Q
Q
– Q  
True Outputs  
0
0
3
3
– Q  
Inverting Outputs  
7/96  
Motorola, Inc. 1996  
REV 3  
1234

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型号 品牌 获取价格 描述 数据表
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