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IS61NSCS25672-250B

更新时间： 2024-11-11 04:58:39

品牌	Logo	应用领域
美国芯成 - ISSI		存储内存集成电路静态存储器时钟
页数	文件大小	规格书
32页	183K
描述
RAM 256K x 72, 512K x 36 18Mb Synchronous SRAM

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IS61NSCS25672-250B 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	14 X 22 MM, 1 MM PITCH, BGA-209	针数：	209
Reach Compliance Code：	compliant	ECCN代码：	3A991.B.2.A
HTS代码：	8542.32.00.41	风险等级：	5.85
Is Samacsys：	N	最长访问时间：	2.1 ns
其他特性：	PIPELINED ARCHITECTURE	最大时钟频率 (fCLK)：	250 MHz
I/O 类型：	COMMON	JESD-30 代码：	R-PBGA-B209
JESD-609代码：	e0	长度：	22 mm
内存密度：	18874368 bit	内存集成电路类型：	STANDARD SRAM
内存宽度：	72	湿度敏感等级：	3
功能数量：	1	端子数量：	209
字数：	262144 words	字数代码：	256000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	256KX72
输出特性：	3-STATE	封装主体材料：	PLASTIC/EPOXY
封装代码：	BGA	封装等效代码：	BGA209,11X19,40
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY
并行/串行：	PARALLEL	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	1.5/1.8,1.8 V	认证状态：	Not Qualified
座面最大高度：	2.2 mm	最小待机电流：	1.7 V
子类别：	SRAMs	最大供电电压 (Vsup)：	1.9 V
最小供电电压 (Vsup)：	1.7 V	标称供电电压 (Vsup)：	1.8 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子面层：	Tin/Lead (Sn/Pb)
端子形式：	BALL	端子节距：	1 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	14 mm	Base Number Matches：	1

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IS61NSCS25672

IS61NSCS51236

ISSI

ADVANCE INFORMATION

RAM 256K x 72, 512K x 36

18Mb Synchronous SRAM

JUNE 2001

Features

• JEDEC SigmaRam pinout and package standard

• Single 1.8V power supply (V^CC): 1.7V (min)

to 1.9V (max)

• Dedicated output supply voltage (VCCQ): 1.8V

or 1.5V typical

• LVCMOS-compatibleI/Ointerface

• Common data I/O pins (DQs)

• Single Data Rate (SDR) data transfers

• Pipelined (PL) read operations

• Double Late Write (DLW) write operations

• Burst and non-burst read and write operations,

selectable via dedicated control pin (ADV)

• Internally controlled Linear Burst address

sequencing during burst operations

• Burst length of 2, 3, or 4, with automatic address

wrap

Bottom View

209-Bump, 14 mm x 22 mm BGA

• Full read/write coherency

• Byte write capability

1 mm Bump Pitch, 11 x 19 Bump Array

• Two cycle deselect

SigmaRAM Family Overview

• Single-ended input clock (CLK)

• Data-referenced output clocks (CQ/CQ)

The IS61NSCS series ΣRAMs are built in compliance with

the SigmaRAM pinout standard for synchronous SRAMs.

The implementations are 18,874,368-bit (18Mb) SRAMs.

These are the first in a family of wide, very low voltage CMOS

I/O SRAMs designed to operate at the speeds needed to

implement economical high performance networking

systems.

• Selectable output driver impedance via dedicated

control pin (ZQ)

• Echo clock outputs track data output drivers

• Depth expansion capability (2 or 4 banks) via

programmable chip enables (E2, E3, EP2, EP3)

ISSI’s ΣRAMs are offered in a number of configurations that

emulate other synchronous SRAMs, such as Burst RAMs,

NBTRAMs, LateWrite, orDoubleDataRate(DDR)SRAMs.

The logical differences between the protocols employed by

these RAMs hinge mainly on various combinations of

address bursting, output data registering and write cueing.

ΣRAMs allow a user to implement the interface protocol best

suited to the task at hand.

• JTAG boundary scan (subset of IEEE standard

1149.1)

• 209 pin (11x19), 1mm pitch, 14mm x 22mm Ball

Grid Array (BGA) package

This specific product is Common I/O, SDR, Double Late

Write & Pipelined Read (same as Pipelined NBT) and in

the family is identified as 1x1Dp.

This document contains ADVANCE INFORMATION data. ISSI reserves the right to make changes to its products at any time without notice in order to improve design and supply the best

Integrated Silicon Solution, Inc. — 1-800-379-4774

ADVANCE INFORMATION Rev. 00A

06/19/01

12 3 4 5 6 7...32

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