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IDT70V631S12BFGI8 PDF预览

IDT70V631S12BFGI8

更新时间： 2024-10-28 14:08:59
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
23页 193K
描述
Dual-Port SRAM, 256KX18, 12ns, CMOS, PBGA208, FPBGA-208

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IDT70V631S12BFGI8 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：BGA
包装说明：TFBGA, BGA208,17X17,32针数：208
Reach Compliance Code：compliantECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.13
最长访问时间：12 nsI/O 类型：COMMON
JESD-30 代码：S-PBGA-B208JESD-609代码：e1
长度：15 mm内存密度：4718592 bit
内存集成电路类型：DUAL-PORT SRAM内存宽度：18
湿度敏感等级：3功能数量：1
端口数量：2端子数量：208
字数：262144 words字数代码：256000
工作模式：ASYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：256KX18
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：TFBGA封装等效代码：BGA208,17X17,32
封装形状：SQUARE封装形式：GRID ARRAY, THIN PROFILE, FINE PITCH
并行/串行：PARALLEL峰值回流温度（摄氏度）：260
电源：2.5/3.3,3.3 V认证状态：Not Qualified
座面最大高度：1.2 mm最大待机电流：0.015 A
最小待机电流：3.15 V子类别：SRAMs
最大压摆率：0.515 mA最大供电电压 (Vsup)：3.45 V
最小供电电压 (Vsup)：3.15 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Tin/Silver/Copper (Sn/Ag/Cu)
端子形式：BALL端子节距：0.8 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：30
宽度：15 mmBase Number Matches：1

IDT70V631S12BFGI8 数据手册

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HIGH-SPEED 3.3V 256K x 18  
ASYNCHRONOUS DUAL-PORT  
STATIC RAM  
IDT70V631S  
Š
Features  
◆
◆
True Dual-Port memory cells which allow simultaneous  
access of the same memory location  
High-speed access  
Fully asynchronous operation from either port  
Separate byte controls for multiplexed bus and bus  
matching compatibility  
Supports JTAG features compliant to IEEE 1149.1  
– Due to limited pin count, JTAG is not supported on the  
128-pin TQFP package.  
LVTTL-compatible, single 3.3V (±150mV) power supply for  
core  
LVTTL-compatible, selectable 3.3V (±150mV)/2.5V (±100mV)  
power supply for I/Os and control signals on each port  
Available in a 128-pin Thin Quad Flatpack, 208-ball fine  
pitch Ball Grid Array, and 256-ball Ball Grid Array  
Industrial temperature range (–40°C to +85°C) is available  
for selected speeds  
◆
◆
◆
– Commercial:10/12/15ns(max.)  
– Industrial: 12ns (max.)  
Dual chip enables allow for depth expansion without  
external logic  
IDT70V631 easily expands data bus width to 36 bits or  
more using the Master/Slave select when cascading more  
than one device  
M/S = VIH for BUSY output flag on Master,  
M/S = VIL for BUSY input on Slave  
Busy and Interrupt Flags  
◆
◆
◆
◆
◆
◆
◆
◆
◆
◆
◆
On-chip port arbitration logic  
Full on-chip hardware support of semaphore signaling  
between ports  
Green parts available, see ordering information  
Functional Block Diagram  
UBL  
UB  
R
LBL  
LB  
R
R/  
WL  
R/WR  
B
E
0
L
B
E
1
L
B
E
1
B
E
0
CE0L  
CE0R  
R
R
CE1L  
CE1R  
OEL  
OER  
Dout0-8_L  
Dout0-8_R  
Dout9-17_L  
Dout9-17_R  
256K x 18  
MEMORY  
ARRAY  
Din_L  
I/O0L- I/O17L  
Din_R  
I/O0R - I/O17R  
A
17R  
0R  
Address  
Decoder  
Address  
Decoder  
A
17L  
0L  
ADDR_L  
ADDR_R  
A
A
OE  
L
OER  
ARBITRATION  
INTERRUPT  
SEMAPHORE  
LOGIC  
CE0R  
CE1R  
CE0L  
CE1L  
R/WL  
R/WR  
BUSY  
R
BUSY  
SEM  
INT  
L
L
M/S  
SEM  
INT  
R
L
R
TMS  
TCK  
TDI  
JTAG  
TDO  
TRST  
5622 drw 01  
NOTES:  
1. BUSY is an input as a Slave (M/S=VIL) and an output when it is a Master (M/S=VIH).  
2. BUSY and INT are non-tri-state totem-pole outputs (push-pull).  
OCTOBER 2013  
1
DSC-5622/7  
©2013IntegratedDeviceTechnology,Inc.  
1234567...23

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IDT70V631S12BFGI8 替代型号

型号 品牌 替代类型 描述 数据表
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 HIGH-SPEED 3.3V 256K x 18 ASYNCHRONOUS DUAL-PORT STATIC RAM

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