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IDT70V631S12BC8

更新时间： 2024-10-28 15:42:19
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
23页 182K
描述
Dual-Port SRAM, 256KX18, 12ns, CMOS, PBGA256, 17 X 17 MM, 1.40 MM HEIGHT, 1 MM PITCH, BGA-256

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IDT70V631S12BC8 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Active零件包装代码：BGA
包装说明：LBGA, BGA256,16X16,40针数：256
Reach Compliance Code：not_compliantECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.15
最长访问时间：12 nsI/O 类型：COMMON
JESD-30 代码：S-PBGA-B256JESD-609代码：e0
长度：17 mm内存密度：4718592 bit
内存集成电路类型：DUAL-PORT SRAM内存宽度：18
湿度敏感等级：3功能数量：1
端口数量：2端子数量：256
字数：262144 words字数代码：256000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：256KX18
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：LBGA封装等效代码：BGA256,16X16,40
封装形状：SQUARE封装形式：GRID ARRAY, LOW PROFILE
并行/串行：PARALLEL峰值回流温度（摄氏度）：225
电源：2.5/3.3,3.3 V认证状态：Not Qualified
座面最大高度：1.7 mm最大待机电流：0.015 A
最小待机电流：3.15 V子类别：SRAMs
最大压摆率：0.465 mA最大供电电压 (Vsup)：3.45 V
最小供电电压 (Vsup)：3.15 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn63Pb37)
端子形式：BALL端子节距：1 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：20
宽度：17 mmBase Number Matches：1

IDT70V631S12BC8 数据手册

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PRELIMINARY  
IDT70V631S  
HIGH-SPEED 3.3V 256K x 18  
ASYNCHRONOUS DUAL-PORT  
STATIC RAM  
Features  
◆
True Dual-Port memory cells which allow simultaneous  
access of the same memory location  
High-speed access  
◆
◆
Fully asynchronous operation from either port  
Separate byte controls for multiplexed bus and bus  
matching compatibility  
Supports JTAG features compliant to IEEE 1149.1  
– Due to limited pin count, JTAG is not supported on the  
128-pin TQFP package.  
◆
– Commercial:10/12/15ns (max.)  
– Industrial:12/15ns (max.)  
Dual chip enables allow for depth expansion without  
external logic  
IDT70V631 easily expands data bus width to 36 bits or  
more using the Master/Slave select when cascading more  
than one device  
M/S = VIH for BUSY output flag on Master,  
M/S = VIL for BUSY input on Slave  
Busy and Interrupt Flags  
◆
◆
◆
◆
◆
◆
◆
LVTTL-compatible, single 3.3V (±150mV) power supply for  
core  
LVTTL-compatible, selectable 3.3V (±150mV)/2.5V (±100mV)  
power supply for I/Os and control signals on each port  
Available in a 128-pin Thin Quad Flatpack, 208-ball fine  
pitch Ball Grid Array, and 256-ball Ball Grid Array  
Industrial temperature range (–40°C to +85°C) is available  
for selected speeds  
◆
◆
◆
◆
On-chip port arbitration logic  
Full on-chip hardware support of semaphore signaling  
between ports  
Functional Block Diagram  
UBL  
R
UB  
LBL  
LB  
R
R/W  
L
R/W  
R
B
E
0
L
B
E
1
L
B
E
1
B
E
0
0L  
CE  
0R  
CE  
R
R
CE1L  
CE1R  
OEL  
OER  
Dout0-8_L  
Dout0-8_R  
Dout9-17_L  
Dout9-17_R  
256K x 18  
MEMORY  
ARRAY  
Din_L  
I/O0L- I/O17L  
Din_R  
I/O0R - I/O17R  
17R  
0R  
A
Address  
Decoder  
Address  
Decoder  
17L  
A
ADDR_L  
ADDR_R  
A
0L  
A
OEL  
ARBITRATION  
OER  
INTERRUPT  
SEMAPHORE  
LOGIC  
0R  
CE  
0L  
CE  
CE1L  
CE1R  
R/WL  
R/WR  
BUSYR  
BUSYL  
SEML  
M/  
S
SEMR  
INTR  
INTL  
TMS  
TCK  
TDI  
JTAG  
TDO  
TRST  
5622 drw 01  
NOTES:  
1. BUSY is an input as a Slave (M/S=VIL) and an output when it is a Master (M/S=VIH).  
2. BUSY and INT are non-tri-state totem-pole outputs (push-pull).  
AUGUST 2001  
1
DSC-5622/4  
©2001IntegratedDeviceTechnology,Inc.  
1234567...23

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IDT70V631S12BC8 替代型号

型号 品牌 替代类型 描述 数据表
70V631S12PRFGI IDT

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70V631S12BFGI8 IDT

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 		Dual-Port SRAM, 256KX18, 12ns, CMOS, PBGA256, BGA-256
IDT70V631S12BCGI IDT

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