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HYMD564M646CLP6-H

更新时间： 2024-11-11 05:38:51

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海力士 - HYNIX		存储内存集成电路动态存储器双倍数据速率
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200pin DDR SDRAM SO-DIMMs based on 512Mb C ver. (TSOP)

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HYMD564M646CLP6-H 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	MODULE	包装说明：	DIMM,
针数：	200	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.32.00.36
风险等级：	5.84	Is Samacsys：	N
访问模式：	SINGLE BANK PAGE BURST	最长访问时间：	0.75 ns
其他特性：	AUTO/SELF REFRESH	I/O 类型：	COMMON
JESD-30 代码：	R-XDMA-N200	内存密度：	2147483648 bit
内存集成电路类型：	DDR DRAM MODULE	内存宽度：	64
功能数量：	1	端口数量：	1
端子数量：	200	字数：	33554432 words
字数代码：	32000000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	32MX64	输出特性：	3-STATE
封装主体材料：	UNSPECIFIED	封装代码：	DIMM
封装形状：	RECTANGULAR	封装形式：	MICROELECTRONIC ASSEMBLY
峰值回流温度（摄氏度）：	260	认证状态：	Not Qualified
刷新周期：	8192	自我刷新：	YES
子类别：	DRAMs	最大供电电压 (Vsup)：	2.7 V
最小供电电压 (Vsup)：	2.3 V	标称供电电压 (Vsup)：	2.5 V
表面贴装：	NO	技术：	CMOS
温度等级：	COMMERCIAL	端子形式：	NO LEAD
端子位置：	DUAL	处于峰值回流温度下的最长时间：	20
Base Number Matches：	1

HYMD564M646CLP6-H 数据手册

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200pin DDR SDRAM SO-DIMMs based on 512Mb C ver. (TSOP)

This Hynix unbuffered Small Outline, Dual In-Line Memory Module (DIMM) series consists of 512Mb C ver. DDR

SDRAMs in 400mil TSOP II packages on a 200pin glass-epoxy substrate. This Hynix 512Mb C ver. based unbuffered

SO-DIMM series provide a high performance 8 byte interface in 67.60mm width form factor of industry standard. It is

suitable for easy interchange and addition.

FEATURES

•

JEDEC Standard 200-pin small outline, dual in-line

memory module (SO-DIMM)

•

Programmable Burst Length 2 / 4 / 8 with both

sequential and interleave mode

•

Two ranks 64M x 64 organization

Edge-aligned DQS with data outs and Center-aligned

DQS with data inputs

2.6V ± 0.1V VDD and VDDQ Power supply for

DDR400, 2.5V ± 0.2V for DDR333 and below

•

Auto refresh and self refresh supported

8192 refresh cycles / 64ms

•

All inputs and outputs are compatible with SSTL_2

interface

Serial Presence Detect (SPD) with EEPROM

Fully differential clock operations (CK & /CK) with

133/166/200MHz

Built with 512Mb DDR SDRAMs in 400 mil TSOP II

packages

•

DLL aligns DQ and DQS transition with CK transition

•

All lead-free products (RoHS compliant)

Programmable CAS Latency: DDR266(2, 2.5 clock),

DDR333(2.5 clock), DDR400(3 clock)

ADDRESS TABLE

# of

DRAMs

Refresh

# of row/bank/column Address

Method

Organization

Ranks

SDRAMs

256MB

512MB

32M x 64

64M x 64

32Mb x 16

13(A0~A12)/2(BA0,BA1)/10(A0~A9)

8K / 64ms

PERFORMANCE

-D43¹

Part-Number Suffix

Speed Bin

-J

DDR333

2.5-3-3

-H

DDR266B

2.5-3-3

Unit

DDR400B

3-3-3

200

CL - tRCD- tRP

CL=3

MHz

Max Clock

Frequency

CL=2.5

CL=2

166

133

Note:

1. 2.6V ± 0.1V VDD and VDDQ Power supply for DDR400 and 2.5V ± 0.2V for DDR333 and below

This document is a general product description and is subject to change without notice. Hynix Semiconductor does not assume any

responsibility for use of circuits described. No patent licenses are implied.

Rev. 1.3 / Feb. 2006

12 3 4 5 6 7...20

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