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HYB18RL28836AC-3.3

更新时间： 2024-01-14 20:59:33

品牌	Logo	应用领域
英飞凌 - INFINEON		动态存储器双倍数据速率内存集成电路
页数	文件大小	规格书
50页	736K
描述
DDR DRAM, 8MX36, CMOS, PBGA144, PLASTIC, TFBGA-144

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HYB18RL28836AC-3.3 技术参数

生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	TBGA,	针数：	144
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.32.00.28	风险等级：	5.84
访问模式：	MULTI BANK PAGE BURST	其他特性：	AUTO REFRESH
JESD-30 代码：	R-PBGA-B144	长度：	18.5 mm
内存密度：	301989888 bit	内存集成电路类型：	DDR DRAM
内存宽度：	36	功能数量：	1
端口数量：	1	端子数量：	144
字数：	8388608 words	字数代码：	8000000
工作模式：	SYNCHRONOUS	组织：	8MX36
封装主体材料：	PLASTIC/EPOXY	封装代码：	TBGA
封装形状：	RECTANGULAR	封装形式：	GRID ARRAY, THIN PROFILE
认证状态：	Not Qualified	座面最大高度：	1.2 mm
最大供电电压 (Vsup)：	1.9 V	最小供电电压 (Vsup)：	1.7 V
标称供电电压 (Vsup)：	1.8 V	表面贴装：	YES
技术：	CMOS	端子形式：	BALL
端子节距：	1 mm	端子位置：	BOTTOM
宽度：	11 mm	Base Number Matches：	1

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HYB18RL28818/36AC

288 Mbit DDR Reduced Latency DRAM

1.2

General Description

The Infineon 288 Mbit DDR Reduced Latency DRAM is a high speed memory device, designed for high

bandwidth communication data storages like transmit or receive buffers in telecommunication systems as

well as data or instruction cache applications requiring large amounts of memory. The chip’s 8 bank

architecture is optimized for high speed and achieves a peak bandwidth of 3.2 GBytes/s using a 36 bit

interface and a maximum system clock of 400 MHz.

The double data rate (DDR) interface transfers 36, or 18 wide data words per clock edge at the I/O pins. An

on chip DLL aligns the output data with the incoming clock (CK).

Commands, addresses and control signals are registered at every positive edge of the differential input

clock, while input data are registered at both, positive and negative edge, of one (x18) or two (x36) separate

differential write clocks.

Read and write accesses to the RLDRAM are burst oriented. The burst length is programmable to 2, 4 and

8 (BL=8 is available on x18 device only) by setting the mode register.

The device is supplied with 2.5V and 1.8V for the core and 1.8V for the output drivers.

Bank scheduled refresh is supported whereby the row address will be generated internally.

A standard P-TFBGA 144-ball package is used which enables ultra high speed data transfer rates and a

simple upgrade path from former products.

The chip is fabricated in Infineon advanced 0.11µm process technology.

Version 1.60

Page 5

Infineon Technologies

This specification is preliminary and subject to change without notice

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