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HYB18RL28836AC-3.3

更新时间： 2024-01-27 06:45:46
品牌 Logo 应用领域
英飞凌 - INFINEON 动态存储器双倍数据速率内存集成电路
页数 文件大小 规格书
50页 736K
描述
DDR DRAM, 8MX36, CMOS, PBGA144, PLASTIC, TFBGA-144

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HYB18RL28836AC-3.3 技术参数

生命周期：Obsolete零件包装代码：BGA
包装说明：TBGA,针数：144
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.32.00.28风险等级：5.84
访问模式：MULTI BANK PAGE BURST其他特性：AUTO REFRESH
JESD-30 代码：R-PBGA-B144长度：18.5 mm
内存密度：301989888 bit内存集成电路类型：DDR DRAM
内存宽度：36功能数量：1
端口数量：1端子数量：144
字数：8388608 words字数代码：8000000
工作模式：SYNCHRONOUS组织：8MX36
封装主体材料：PLASTIC/EPOXY封装代码：TBGA
封装形状：RECTANGULAR封装形式：GRID ARRAY, THIN PROFILE
认证状态：Not Qualified座面最大高度：1.2 mm
最大供电电压 (Vsup)：1.9 V最小供电电压 (Vsup)：1.7 V
标称供电电压 (Vsup)：1.8 V表面贴装：YES
技术：CMOS端子形式：BALL
端子节距：1 mm端子位置：BOTTOM
宽度：11 mmBase Number Matches：1

HYB18RL28836AC-3.3 数据手册

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HYB18RL28818/36AC  
288 Mbit DDR Reduced Latency DRAM  
5.6  
Pin Capacitances  
Table 21 Pin Capacitances  
Pin  
Conditions  
Symbol  
Min  
1.5  
3.0  
2.0  
Max  
2.5  
4.0  
Unit  
pF  
pF  
A<20:0>, BA<2:0>, CS#, AREF#, WE#  
DQ<35:0>, QKx, QKx#, QVLD, DM  
CK, CK#, DKx, DKx#  
C
I
T
= 25°C; f = 1MHz  
C
A
O
C
3.0  
pF  
CK  
5.7  
Operating Currents  
Table 22 I  
Specifications and Conditions  
DD  
Parameter  
Limit Values  
(max.)  
Freq  
Unit  
Notes  
x18  
x36  
Burst Length = 2  
=min, t =min,  
VDD  
400MHz  
260  
260  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
mA  
t
VEXT  
55  
55  
CK  
RC  
IDD1 (*)  
1 bank active,  
Operating Current  
(Average Power  
Supply Current)  
VDD  
240  
55  
215  
55  
340  
65  
315  
65  
295  
65  
505  
90  
475  
90  
445  
90  
240  
55  
215  
55  
390  
65  
360  
65  
340  
65  
505  
90  
565  
90  
535  
90  
300MHz  
200MHz  
400MHz  
300MHz  
200MHz  
400MHz  
300MHz  
200MHz  
400MHz  
300MHz  
200MHz  
Address change one time  
VEXT  
during min t  
,
RC  
VDD  
Read/Write command  
cycling  
VEXT  
Burst Length = 4  
VDD  
IDD4R (*)  
t
=min, t =min,  
RC  
VEXT  
CK  
Operating Current  
(Average Power  
Supply Current)  
4 banks interleave,  
address change with  
each bank activation,  
continuous read  
VDD  
VEXT  
VDD  
1.)  
VEXT  
operation  
Burst Length = 2  
VDD  
t
=min, t =min, up to  
VEXT  
CK  
RC  
IDD8 (*)  
8banks interleave,  
Operating Current  
(Average Power  
Supply Current)  
VDD  
address change with  
each bank activation,  
continuous read  
VEXT  
VDD  
2.)  
VEXT  
operation  
VDD  
175  
45  
160  
45  
140  
45  
175  
45  
160  
45  
140  
45  
VEXT  
VDD  
t
=min  
CK  
VEXT  
Standby Current  
All banks idle, CS=1  
Command toggling  
VDD  
VEXT  
Version 1.60  
Page 50  
Infineon Technologies  
This specification is preliminary and subject to change without notice  
1...47484950

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