HD74HC75RPEL

更新时间： 2024-01-19 04:26:37

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瑞萨 - RENESAS		触发器锁存器逻辑集成电路光电二极管
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8页	103K
描述
Quad. Bistable Latches

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HD74HC75RPEL 技术参数

生命周期：	Transferred	零件包装代码：	TSSOP
包装说明：	TSSOP,	针数：	16
Reach Compliance Code：	unknown	HTS代码：	8542.39.00.01
风险等级：	5.15	系列：	HC/UH
JESD-30 代码：	R-PDSO-G16	长度：	5 mm
负载电容（CL）：	50 pF	逻辑集成电路类型：	D LATCH
位数：	2	功能数量：	2
端子数量：	16	最高工作温度：	85 °C
最低工作温度：	-40 °C	输出极性：	COMPLEMENTARY
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
传播延迟（tpd）：	36 ns	认证状态：	Not Qualified
座面最大高度：	1.1 mm	最大供电电压 (Vsup)：	6 V
最小供电电压 (Vsup)：	2 V	标称供电电压 (Vsup)：	5 V
表面贴装：	YES	技术：	CMOS
温度等级：	INDUSTRIAL	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
触发器类型：	HIGH LEVEL	宽度：	4.4 mm
Base Number Matches：	1

HD74HC75RPEL 数据手册

HD74HC75

Quad. Bistable Latches

REJ03D0550-0200

(Previous ADE-205-422)

Rev.2.00

Oct 06, 2005

Description

This latch is ideally suited for use as temporary storage for binary information processing, input/output, and indicator

units. Information present at the data (D) input is transferred to the Q output when the latch enable (LE) is high. The Q

output will follow the data input as long as the enable remains high. When the enable goes low, the information that

was present at the data input at the time the transition occurred is retained at the Q output unit the enable is permitted to

go high again.

Features

•

High Speed Operation: t_pd(D to Q) = 12.5 ns typ (C_L= 50 pF)

High Output Current: Fanout of 10 LSTTL Loads

Wide Operating Voltage: V_CC= 2 to 6 V

Low Input Current: 1 µA max

Low Quiescent Supply Current: I_CC(static) = 2 µA max (Ta = 25°C)

Ordering Information

Package Code

(Previous Code)

Package

Abbreviation

Taping Abbreviation

(Quantity)

Part Name

Package Type

DILP-16 pin

PRDP0016AE-B

(DP-16FV)

HD74HC75P

—

PRSP0016DH-B

(FP-16DAV)

HD74HC75FPEL

HD74HC75RPEL

SOP-16 pin (JEITA)

SOP-16 pin (JEDEC)

EL (2,000 pcs/reel)

EL (2,500 pcs/reel)

PRSP0016DG-A

(FP-16DNV)

Note: Please consult the sales office for the above package availability.

Function Table

Inputs

Outputs

Data

Latch Enable

Q₀

H :

High level

Low level

Irrelevant

L :

X :

Q₀, Q₀:

Output level before the indicated steady state input conditions were established.

Rev.2.00, Oct 06, 2005 page 1 of 7

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型号	品牌	获取价格	描述	数据表
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HD74HC76	RENESAS	获取价格	Dual J-K Flip-Flops (with Preset and Clear)
HD74HC76FP	HITACHI	获取价格	J-K Flip-Flop, HC/UH Series, 2-Func, Negative Edge Triggered, 2-Bit, Complementary Output,
HD74HC76FP-E	RENESAS	获取价格	HC/UH SERIES, DUAL NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO16, FP
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