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EP1M120F484C7

更新时间： 2024-09-14 15:31:51

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英特尔 - INTEL		LTE 栅输入元件可编程逻辑
页数	文件大小	规格书
87页	787K
描述
Loadable PLD, CMOS, PBGA484, FINE LINE, BGA-484

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EP1M120F484C7 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
包装说明：	BGA, BGA484,22X22,40	Reach Compliance Code：	compliant
ECCN代码：	3A991	HTS代码：	8542.39.00.01
风险等级：	5.26	JESD-30 代码：	S-PBGA-B484
JESD-609代码：	e0	长度：	23 mm
湿度敏感等级：	3	专用输入次数：
I/O 线路数量：	303	输入次数：	303
逻辑单元数量：	4800	输出次数：	303
端子数量：	484	最高工作温度：	85 °C
最低工作温度：		组织：	0 DEDICATED INPUTS, 303 I/O
输出函数：	MIXED	封装主体材料：	PLASTIC/EPOXY
封装代码：	BGA	封装等效代码：	BGA484,22X22,40
封装形状：	SQUARE	封装形式：	GRID ARRAY
峰值回流温度（摄氏度）：	220	电源：	1.5/3.3,1.8 V
可编程逻辑类型：	LOADABLE PLD	认证状态：	Not Qualified
座面最大高度：	2.1 mm	子类别：	Field Programmable Gate Arrays
最大供电电压：	1.89 V	最小供电电压：	1.71 V
标称供电电压：	1.8 V	表面贴装：	YES
技术：	CMOS	温度等级：	OTHER
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	BALL
端子节距：	1 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	30	宽度：	23 mm
Base Number Matches：	1

EP1M120F484C7 数据手册

Mercury

Programmable Logic

Device Family

March 2002, ver. 2.0

Data Sheet

■

High-performance programmable logic device (PLD) family (see

Table 1)

Features…

–

Integrated high-speed transceivers with support for clock data

recovery (CDR) at up to 1.25 gigabits per second (Gbps)

Look-up table (LUT)-based architecture optimized for high

speed

–

Advanced interconnect structure for fast routing of critical paths

Enhanced I/O structure for versatile standards and interface

support

–

Up to 14,400 logic elements (LEs)

■

System-level features

–

Up to four general-purpose phase-locked loops (PLLs) with

programmable multiplication and delay shifting

Up to 12 PLL output ports

Dedicated multiplier circuitry for high-speed implementation of

signed or unsigned multiplication up to 16 × 16

Embedded system blocks (ESBs) used to implement memory

functions including quad-port RAM, true dual-port RAM, first-

in first-out (FIFO) buffers, and content-addressable memory

(CAM)

–

Each ESB contains 4,096 bits and can be split and used as two

2,048-bit unidirectional dual-port RAM blocks

Table 1. Mercury Device Features

Feature

EP1M120

EP1M350

Typical gates

HSDI channels

LEs

120,000

350,000

4,800

14,400

ESBs (1)

Maximum RAM bits

Maximum user I/O pins

49,152

303

114,688

486

Note to Table 1:

(1) Each ESB can be used for two dual- or single-port RAM blocks.

Altera Corporation

DS-MERCURY-2.0

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型号	品牌	获取价格	描述	数据表
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EP1M120FC484-7A	ALTERA	获取价格	Loadable PLD, CMOS, PBGA484, 23 X 23 MM, 1 MM PITCH, FINE LINE, BGA-484
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