EDJ2104BASE-AE-F

更新时间： 2024-11-28 11:45:07

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尔必达 - ELPIDA		动态存储器双倍数据速率
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描述
2G bits DDR3 SDRAM

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EDJ2104BASE-AE-F 技术参数

生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	TFBGA,	针数：	78
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.32.00.36	风险等级：	5.84
访问模式：	MULTI BANK PAGE BURST	其他特性：	AUTO/SELF REFRESH
JESD-30 代码：	R-PBGA-B78	JESD-609代码：	e1
长度：	11 mm	内存密度：	2147483648 bit
内存集成电路类型：	DDR DRAM	内存宽度：	4
功能数量：	1	端口数量：	1
端子数量：	78	字数：	536870912 words
字数代码：	512000000	工作模式：	SYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：
组织：	512MX4	封装主体材料：	PLASTIC/EPOXY
封装代码：	TFBGA	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY, THIN PROFILE, FINE PITCH	认证状态：	Not Qualified
座面最大高度：	1.2 mm	自我刷新：	YES
最大供电电压 (Vsup)：	1.575 V	最小供电电压 (Vsup)：	1.425 V
标称供电电压 (Vsup)：	1.5 V	表面贴装：	YES
技术：	CMOS	温度等级：	OTHER
端子面层：	TIN SILVER COPPER	端子形式：	BALL
端子节距：	0.8 mm	端子位置：	BOTTOM
宽度：	9 mm	Base Number Matches：	1

EDJ2104BASE-AE-F 数据手册

PRELIMINARY DATA SHEET

2G bits DDR3 SDRAM

EDJ2104BASE (512M words × 4 bits)

EDJ2108BASE (256M words × 8 bits)

Features

Specifications

• Density: 2G bits

• Organization

64M words × 4 bits × 8 banks (EDJ2104BASE)

32M words × 8 bits × 8 banks (EDJ2108BASE)

• Package

• Double-data-rate architecture; two data transfers per

clock cycle

• The high-speed data transfer is realized by the 8 bits

prefetch pipelined architecture

• Bi-directional differential data strobe (DQS and /DQS)

is transmitted/received with data for capturing data at

the receiver

78-ball FBGA

Lead-free (RoHS compliant) and Halogen-free

• Power supply: VDD, VDDQ = 1.5V ± 0.075V

• Data rate

• DQS is edge-aligned with data for READs; center-

aligned with data for WRITEs

• Differential clock inputs (CK and /CK)

• DLL aligns DQ and DQS transitions with CK

1600Mbps/1333Mbps/1066Mbps/800Mbps (max.)

• 1KB page size

transitions

• Commands entered on each positive CK edge; data

Row address: A0 to A14

and data mask referenced to both edges of DQS

Column address: A0 to A9, A11 (EDJ2104BASE)

• Data mask (DM) for write data

A0 to A9 (EDJ2108BASE)

• Posted /CAS by programmable additive latency for

• Eight internal banks for concurrent operation

• Interface: SSTL_15

• Burst lengths (BL): 8 and 4 with Burst Chop (BC)

• Burst type (BT):

Sequential (8, 4 with BC)

Interleave (8, 4 with BC)

• /CAS Latency (CL): 6, 7, 8, 9, 10, 11

• /CAS Write Latency (CWL): 5, 6, 7, 8

better command and data bus efficiency

• On-Die Termination (ODT) for better signal quality

Synchronous ODT

Dynamic ODT

Asynchronous ODT

• Multi Purpose Register (MPR) for temperature read

out

• ZQ calibration for DQ drive and ODT

• Programmable Partial Array Self-Refresh (PASR)

• Precharge: auto precharge option for each burst

access

• /RESET pin for Power-up sequence and reset

• Driver strength: RZQ/7, RZQ/6 (RZQ = 240Ω)

• Refresh: auto-refresh, self-refresh

• Refresh cycles

function

• SRT range:

Normal/extended

• Programmable Output driver impedance control

Average refresh period

7.8µs at 0°C ≤ TC ≤ +85°C

3.9µs at +85°C < TC ≤ +95°C

• Operating case temperature range

TC = 0°C to +95°C

Document No. E1505E20 (Ver. 2.0)

Date Published November 2009 (K) Japan

Printed in Japan

URL: http://www.elpida.com

Elpida Memory, Inc. 2009

12 3 4 5 6 7...148

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EDJ2104BCSE-AE-F	ELPIDA	获取价格	DDR DRAM, 512MX4, 20ns, CMOS, PBGA78, HALOGEN FREE AND ROHS COMPLIANT, FBGA-78
EDJ2104BDBG	ELPIDA	获取价格	Differential clock inputs
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