DS90LV110ATMT

更新时间： 2024-09-27 04:39:15

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美国国家半导体 - NSC		时钟
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12页	1246K
描述
1 to 10 LVDS Data/Clock Distributor with Failsafe

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DS90LV110ATMT 技术参数

是否Rohs认证：	不符合	生命周期：	Transferred
包装说明：	TSSOP-28	Reach Compliance Code：	not_compliant
HTS代码：	8542.39.00.01	风险等级：	5.14
系列：	90LV	输入调节：	DIFFERENTIAL
JESD-30 代码：	R-PDSO-G28	JESD-609代码：	e0
长度：	9.7 mm	逻辑集成电路类型：	LOW SKEW CLOCK DRIVER
湿度敏感等级：	3	功能数量：	1
反相输出次数：		端子数量：	28
实输出次数：	10	最高工作温度：	85 °C
最低工作温度：	-40 °C	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	SSOP
封装等效代码：	TSSOP28,.25	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, SHRINK PITCH	峰值回流温度（摄氏度）：	235
电源：	3.3 V	Prop。Delay @ Nom-Sup：	3.9 ns
传播延迟（tpd）：	3.9 ns	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.091 ns	座面最大高度：	1.1 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	温度等级：	INDUSTRIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	30	宽度：	4.4 mm
Base Number Matches：	1

DS90LV110ATMT 数据手册

October 2007

DS90LV110AT

1 to 10 LVDS Data/Clock Distributor with Failsafe

General Description

Features

DS90LV110A is a 1 to 10 data/clock distributor utilizing LVDS

(Low Voltage Differential Signaling) technology for low power,

high speed operation. Data paths are fully differential from

input to output for low noise generation and low pulse width

distortion. The design allows connection of 1 input to all 10

outputs. LVDS I/O enable high speed data transmission for

point-to-point interconnects. This device can be used as a

high speed differential 1 to 10 signal distribution / fanout re-

placing multi-drop bus applications for higher speed links with

improved signal quality. It can also be used for clock distribu-

tion up to 200MHz.

Low jitter 400 Mbps fully differential data path

■

145 ps (typ) of pk-pk jitter with PRBS = 2²³−1 data pattern

at 400 Mbps

Single +3.3 V Supply

■

Balanced output impedance

Output channel-to-channel skew is 35ps (typ)

Differential output voltage (V_OD) is 320mV (typ) with

100Ω termination load.

LVDS receiver inputs accept LVPECL signals

■

LVDS input failsafe

The DS90LV110A accepts LVDS signal levels, LVPECL lev-

els directly or PECL with attenuation networks.

Fast propagation delay of 2.8 ns (typ)

Receiver open, shorted, and terminated input failsafe

28 lead TSSOP package

The LVDS outputs can be put into TRI-STATE by use of the

enable pin.

Conforms to ANSI/TIA/EIA-644 LVDS standard

For more details, please refer to the Application Information

section of this datasheet.

Connection Diagram

Block Diagram

20098201

20098205

Order Number DS90LV110ATMT

See NS Package Number MTC28

200982

www.national.com

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型号	品牌	获取价格	描述	数据表
DS90LV110ATMT/NOPB	TI	获取价格	具有失效防护的 1:10 LVDS 数据/时钟分配器 \| PW \| 28 \| -40 to
DS90LV110ATMTX	NSC	获取价格	IC 90LV SERIES, LOW SKEW CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28, TS
DS90LV110ATMTX/NOPB	TI	获取价格	具有失效防护的 1:10 LVDS 数据/时钟分配器 \| PW \| 28 \| -40 to
DS90LV110T	NSC	获取价格	1 to 10 LVDS Data/Clock Distributor
DS90LV110T	TI	获取价格	1:10 LVDS 数据/时钟分配器
DS90LV110T_07	NSC	获取价格	1 to 10 LVDS Data/Clock Distributor
DS90LV110TMTC	NSC	获取价格	1 to 10 LVDS Data/Clock Distributor
DS90LV110TMTC	TI	获取价格	1:10 LVDS 数据/时钟分配器 \| PW \| 28 \| -40 to 85
DS90LV110TMTC/NOPB	TI	获取价格	1:10 LVDS 数据/时钟分配器 \| PW \| 28 \| -40 to 85
DS90LV110TMTCX	NSC	获取价格	IC 90LV SERIES, LOW SKEW CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28, TS

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