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DS1021S-50+T&R

更新时间： 2024-09-18 19:03:51

品牌	Logo	应用领域
美信 - MAXIM		光电二极管逻辑集成电路延迟线
页数	文件大小	规格书
9页	196K
描述
Silicon Delay Line, Programmable, 1-Func, 255-Tap, True Output, CMOS, PDSO16, 0.300 INCH, LOW PROFILE, SOIC-16

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DS1021S-50+T&R 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	SOIC	包装说明：	SOP, SOP16,.4
针数：	16	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	5.69
其他特性：	PROGRAMMABLE USING 3-WIRE SERIAL PORT OR 8-BIT PARALLEL PORT	系列：	CMOS/TTL
输入频率最大值（fmax）：	3.63636 MHz	JESD-30 代码：	R-PDSO-G16
JESD-609代码：	e3	长度：	10.3 mm
逻辑集成电路类型：	SILICON DELAY LINE	功能数量：	1
抽头/阶步数：	255	端子数量：	16
最高工作温度：	70 °C	最低工作温度：
输出极性：	TRUE	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装等效代码：	SOP16,.4
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
峰值回流温度（摄氏度）：	260	电源：	5 V
最大电源电流（ICC）：	30 mA	可编程延迟线：	YES
Prop。Delay @ Nom-Sup：	137.5 ns	认证状态：	Not Qualified
座面最大高度：	2.65 mm	子类别：	Delay Lines
最大供电电压 (Vsup)：	5.25 V	最小供电电压 (Vsup)：	4.75 V
标称供电电压 (Vsup)：	5 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Matte Tin (Sn)	端子形式：	GULL WING
端子节距：	1.27 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	总延迟标称（td）：	137.5 ns
宽度：	7.5 mm	Base Number Matches：	1

DS1021S-50+T&R 数据手册

DS1021

Programmable 8-Bit

Silicon Delay Line

www.dalsemi.com

FEATURES

PIN ASSIGNMENT

ꢀ All-silicon time delay

V_CC

OUT

ꢀ Models with 0.25 ns and 0.5 ns steps

ꢀ Programmable using 3-wire serial port or 8-

bit parallel port

Q/PO

ꢀ Leading and trailing edge accuracy

ꢀ Economical

ꢀ Auto-insertable, low profile, 16-pin SOIC

package

GND

DS1021S 16-Pin SOIC (300-mil)

See Mech. Drawings Section

ꢀ Low-power CMOS

ꢀ TTL/CMOS-compatible

ꢀ Vapor phase, IR and wave solderable

PIN DESCRIPTION

- Delay Input

P0-P7

GND

OUT

V_CC

- Parallel Program Pins

- Ground

- Delay Output

- +5 Volts

- Mode Select

- Enable

- Serial Port Clock

- Serial Data Output

- Serial Data Input

DESCRIPTION

The DS1021 Programmable 8-Bit Silicon Delay Line consists of an 8-bit, user-programmable CMOS

silicon integrated circuit. Delay values, programmed using either the 3-wire serial port or the 8-bit

parallel port, can be varied over 256 equal steps. The faster model (-25) offers a maximum delay of 73.75

ns with an incremental delay of 0.25 ns, while the slower model (-50) has a maximum delay of 137.5 ns

with an incremental delay of 0.5 ns. Both models have an inherent (step zero) delay of 10 ns. After the

user-determined delay, the input logic state is reproduced at the output without inversion. The DS1021 is

TTL- and CMOS-compatible, capable of driving 10 74LS-type loads, and features both rising and falling

edge accuracy.

The all-CMOS DS1021 integrated circuit has been designed as a reliable, economic alternative to hybrid

programmable delay lines. It is offered in a space-saving surface mount 16-pin SOIC.

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