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Datasheet > 逻辑 > 触发器/锁存器> DM74LS107AN
DM74LS107AN PDF预览

DM74LS107AN

更新时间： 2024-11-03 23:00:43
品牌 Logo 应用领域
美国国家半导体 - NSC 触发器逻辑集成电路光电二极管
页数 文件大小 规格书
6页 122K
描述
Dual Negative-Edge- Triggered Master-Slave J-K Flip-Flops with Clear and Complementary Outputs

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DM74LS107AN 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
包装说明：DIP, DIP14,.3Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.51
系列：LSJESD-30 代码：R-PDIP-T14
JESD-609代码：e0长度：19.18 mm
负载电容（CL）：15 pF逻辑集成电路类型：J-K FLIP-FLOP
最大频率@ Nom-Sup：30000000 Hz最大I（ol）：0.008 A
位数：2功能数量：2
端子数量：14最高工作温度：70 °C
最低工作温度：输出极性：COMPLEMENTARY
封装主体材料：PLASTIC/EPOXY封装代码：DIP
封装等效代码：DIP14,.3封装形状：RECTANGULAR
封装形式：IN-LINE峰值回流温度（摄氏度）：NOT SPECIFIED
电源：5 V最大电源电流（ICC）：6 mA
传播延迟（tpd）：20 ns认证状态：Not Qualified
座面最大高度：5.08 mm子类别：FF/Latches
最大供电电压 (Vsup)：5.25 V最小供电电压 (Vsup)：4.75 V
标称供电电压 (Vsup)：5 V表面贴装：NO
技术：TTL温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED触发器类型：NEGATIVE EDGE
宽度：7.62 mm最小 fmax：30 MHz

DM74LS107AN 数据手册

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June 1989  
DM54LS107A/DM74LS107A Dual Negative-Edge-  
Triggered Master-Slave J-K Flip-Flops with  
Clear and Complementary Outputs  
General Description  
This device contains two independent negative-edge-trig-  
gered J-K flip-flops with complementary outputs. The J and  
K data is processed by the flip-flops on the falling edge of  
the clock pulse. The clock triggering occurs at a voltage  
level and is not directly related to the transition time of the  
negative going edge of the clock pulse. The data on the J  
and K inputs may change while the clock is high or low  
without affecting the outputs as long as setup and hold  
times are not violated. A low logic level on the clear input  
will reset the outputs regardless of the logic levels of the  
other inputs.  
Connection Diagram  
Dual-In-Line Package  
TL/F/6367–1  
Order Number DM54LS107AJ, DM54LS107AW, DM74LS107AM or DM74LS107AN  
See NS Package Number J14A, M14A, N14A or W14B  
Function Table  
Inputs  
CLK  
Outputs  
CLR  
J
K
Q
Q
L
X
X
L
X
L
L
H
H
H
H
H
H
Q
0
Q
0
v
v
v
v
H
H
L
L
H
L
L
H
H
X
H
H
X
Toggle  
Q
0
Q
0
e
H
X
L
High Logic Level  
e
e
Either Low or High Logic Level  
Low Logic Level  
e
Negative going edge of pulse.  
v
0
e
Q
The output logic level before the indicated input conditions were established.  
e
Toggle  
Each output changes to the complement of its previous level on each falling edge of the clock pulse.  
C
1995 National Semiconductor Corporation  
TL/F/6367  
RRD-B30M105/Printed in U. S. A.  
123456

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型号 品牌 获取价格 描述 数据表
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