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CY7C1383A-100AC

更新时间： 2024-09-25 14:49:03
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 静态存储器内存集成电路
页数 文件大小 规格书
32页 413K
描述
Standard SRAM, 1MX18, 8.5ns, CMOS, PQFP100, 14 X 20 MM, 1.40 MM HEIGHT, PLASTIC, TQFP-100

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CY7C1383A-100AC 技术参数

生命周期：Obsolete零件包装代码：QFP
包装说明：LQFP, QFP100,.63X.87针数：100
Reach Compliance Code：compliantECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.84
Is Samacsys：N最长访问时间：8.5 ns
I/O 类型：COMMONJESD-30 代码：R-PQFP-G100
JESD-609代码：e0长度：20 mm
内存密度：18874368 bit内存集成电路类型：STANDARD SRAM
内存宽度：18功能数量：1
端子数量：100字数：1048576 words
字数代码：1000000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：1MX18输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：LQFP
封装等效代码：QFP100,.63X.87封装形状：RECTANGULAR
封装形式：FLATPACK, LOW PROFILE并行/串行：PARALLEL
电源：2.5/3.3,3.3 V认证状态：Not Qualified
座面最大高度：1.6 mm最大待机电流：0.015 A
最小待机电流：3.14 V子类别：SRAMs
最大压摆率：0.23 mA最大供电电压 (Vsup)：3.63 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：TIN LEAD
端子形式：GULL WING端子节距：0.65 mm
端子位置：QUAD宽度：14 mm
Base Number Matches：1

CY7C1383A-100AC 数据手册

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CY7C1381A  
CY7C1383A  
PRELIMINARY  
512K x 36 / 1M x 18 Flow-Thru SRAM  
isters controlled by a positive-edge-triggered clock input  
(CLK). The synchronous inputs include all addresses, all data  
inputs, address-pipelining Chip Enable (CE), Burst Control In-  
puts (ADSC, ADSP, and ADV), Write Enables (BWa, BWb,  
BWc, BWd, and BWe), and Global Write (GW).  
Features  
• Fast access times: 7.5, 8.5, 9.0, 10.0 ns  
• Fast clock speed: 117, 100, 83, 66 MHz  
• Provide high-performance 3-1-1-1 access rate  
• Optimal for depth expansion  
Asynchronous inputs include the Output Enable (OE) and  
Burst Mode Control (MODE). The data outputs (Q), enabled  
by OE, are also asynchronous.  
• 3.3V (–5% / +10%) power supply  
• Common data inputs and data outputs  
• Byte Write Enable and Global Write control  
• Chip enable for address pipeline  
• Address, data and control registers  
• Internally self-timed Write Cycle  
Addresses and chip enables are registered with either Ad-  
dress Status Processor (ADSP) or address status controller  
(ADSC) input pins. Subsequent burst addresses can be inter-  
nally generated as controlled by the Burst Advance Pin (ADV).  
Address, data inputs, and write controls are registered on-chip  
• Burst control pins (interleaved or linear burst se-  
quence)  
• Automatic power-down for portable applications  
• High-density, high-speed packages  
to initiate self-timed WRITE cycle. WRITE cycles can be one  
to four bytes wide as controlled by the write control inputs.  
Individual byte write allows individual byte to be written. BWa  
controls DQ1-DQ8 and DQP1. BWb controls DQ9-DQ16 and  
DQP2. BWc controls DQ17-DQ24and DQP3. BWd controls  
DQ25-DQ32 and DQP4. BWa, BWb BWc, and BWd can be  
active only with BWe being LOW. GW being LOW causes all  
bytes to be written. WRITE pass-through capability allows writ-  
ten data available at the output for the immediately next READ  
cycle. This device also incorporates pipelined enable circuit for  
easy depth expansion without penalizing system performance.  
Functional Description  
The Cypress Synchronous Burst SRAM family employs  
high-speed, low power CMOS designs using advanced tri-  
ple-layer polysilicon, double-layer metal technology. Each  
memory cell consists of four transistors and two high-valued  
resistors.  
All inputs and outputs of the CY7C1381A and the CY7C1383A  
are JEDEC standard JESD8-5 compatible.  
The CY7C1381A and CY7C1383A SRAMs integrate  
524,288x36 and 1,048,576x18 SRAM cells with advanced  
synchronous peripheral circuitry and a 2-bit counter for inter-  
nal burst operation. All synchronous inputs are gated by reg-  
Selection Guide  
-117MHz  
7.5  
-100MHz  
8.5  
-83MHz  
9.0  
-66MHz  
10.0  
180  
Maximum Access Time (ns)  
Maximum Operating Current (mA)  
Commercial  
250  
230  
215  
Maximum CMOS Standby Current (mA)  
30  
30  
30  
30  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
May 19, 2000  
1234567...32

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