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CY7C1020-12VC

更新时间： 2024-02-05 15:05:55
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
9页 178K
描述
32K x 16 Static RAM

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CY7C1020-12VC 技术参数

生命周期：Obsolete零件包装代码：TSOP2
包装说明：TSOP2,针数：44
Reach Compliance Code：unknownECCN代码：3A991.B.2.B
HTS代码：8542.32.00.41风险等级：5.7
最长访问时间：12 ns其他特性：AUTOMATIC POWER-DOWN
JESD-30 代码：R-PDSO-G44长度：18.41 mm
内存密度：524288 bit内存集成电路类型：STANDARD SRAM
内存宽度：16功能数量：1
端口数量：1端子数量：44
字数：32768 words字数代码：32000
工作模式：ASYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：32KX16
输出特性：3-STATE可输出：YES
封装主体材料：PLASTIC/EPOXY封装代码：TSOP2
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE
并行/串行：PARALLEL认证状态：Not Qualified
座面最大高度：1.2 mm最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子形式：GULL WING
端子节距：0.8 mm端子位置：DUAL
宽度：10.16 mm

CY7C1020-12VC 数据手册

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CY7C1020  
Switching Characteristics[4] Over the Operating Range  
7C1020-10  
7C1020-12  
7C1020-15  
7C1020-20  
Parameter  
Description  
Min. Max. Min. Max. Min. Max. Min. Max. Unit  
READ CYCLE  
t
t
t
t
t
t
t
t
t
t
t
t
t
t
Read Cycle Time  
10  
3
12  
3
15  
3
20  
3
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
RC  
Address to Data Valid  
Data Hold from Address Change  
CE LOW to Data Valid  
OE LOW to Data Valid  
OE LOW to Low Z  
10  
12  
15  
20  
AA  
OHA  
ACE  
DOE  
LZOE  
HZOE  
LZCE  
HZCE  
PU  
10  
5
12  
5
15  
7
20  
9
0
3
0
0
3
0
0
3
0
0
3
0
[5, 6]  
OE HIGH to High Z  
5
5
6
6
7
7
8
8
[6]  
CE LOW to Low Z  
[5, 6]  
CE HIGH to High Z  
CE LOW to Power-Up  
CE HIGH to Power-Down  
Byte enable to Data Valid  
Byte enable to Low Z  
12  
5
12  
6
15  
7
20  
9
PD  
DBE  
LZBE  
HZBE  
0
0
0
0
Byte disable to High Z  
5
6
7
9
[7]  
WRITE CYCLE  
t
t
t
t
t
t
t
t
t
t
t
Write Cycle Time  
10  
8
12  
9
15  
10  
10  
0
12  
12  
12  
0
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
WC  
SCE  
AW  
CE LOW to Write End  
Address Set-Up to Write End  
Address Hold from Write End  
Address Set-Up to Write Start  
WE Pulse Width  
7
8
0
0
HA  
0
0
0
0
SA  
7
8
10  
10  
0
12  
10  
0
PWE  
SD  
Data Set-Up to Write End  
Data Hold from Write End  
5
6
0
0
HD  
[6]  
WE HIGH to Low Z  
3
3
3
3
LZWE  
HZWE  
BW  
[5, 6]  
WE LOW to High Z  
5
6
7
9
Byte enable to end of write  
7
8
9
12  
Notes:  
4. Test conditions assume signal transition time of 3 ns or less, timing reference levels of 1.5V, input pulse levels of 0 to 3.0V, and output loading of the specified  
I
t
OL/IOH and 30-pF load capacitance.  
5.  
HZOE, tHZBE, tHZCE, and tHZWE are specified with a load capacitance of 5 pF as in part (b) of AC Test Loads. Transition is measured ±500 mV from steady-state voltage.  
6. At any given temperature and voltage condition, tHZCE is less than tLZCE, tHZOE is less than tLZOE, and tHZWE is less than tLZWE for any given device.  
7. The internal write time of the memory is defined by the overlap of CELOW, WE LOW and BHE / BLE LOW. CE, WE and BHE / BLE must be LOW to initiate a write,  
and the transition of these signals can terminate the write. The input data set-up and hold timing should be referenced to the leading edge of the signal that terminates the write.  
4
1234567...9

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与CY7C1020-12VC相关器件

型号 品牌 描述 获取价格 数据表
CY7C1020-12VCT CYPRESS Standard SRAM, 32KX16, 12ns, CMOS, PDSO44, 0.400 INCH, PLASTIC, SOJ-44

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CY7C1020-12ZC CYPRESS 32K x 16 Static RAM

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