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CY7C09369A-12AC

更新时间： 2024-02-08 23:54:31
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
18页 345K
描述
16K x16/18 Synchronous Dual Port Static RAM

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CY7C09369A-12AC 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QFP包装说明：PLASTIC, TQFP-100
针数：100Reach Compliance Code：not_compliant
ECCN代码：EAR99HTS代码：8542.32.00.41
风险等级：5.83最长访问时间：25 ns
其他特性：FLOW-THROUGH OR PIPELINED ARCHITECTURE最大时钟频率 (fCLK)：50 MHz
I/O 类型：COMMONJESD-30 代码：S-PQFP-G100
JESD-609代码：e0长度：14 mm
内存密度：294912 bit内存集成电路类型：DUAL-PORT SRAM
内存宽度：18功能数量：1
端口数量：2端子数量：100
字数：16384 words字数代码：16000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：16KX18
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：LFQFP封装等效代码：QFP100,.63SQ,20
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE, FINE PITCH
并行/串行：PARALLEL峰值回流温度（摄氏度）：NOT SPECIFIED
电源：5 V认证状态：Not Qualified
座面最大高度：1.6 mm最大待机电流：0.0005 A
最小待机电流：4.5 V子类别：SRAMs
最大压摆率：0.3 mA最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：14 mmBase Number Matches：1

CY7C09369A-12AC 数据手册

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CY7C09269A  
CY7C09369A  
Switching Characteristics Over the Operating Range  
CY7C09269A  
CY7C09369A  
-6[1]  
-7  
-9  
-12  
Parameter  
fMAX1  
fMAX2  
tCYC1  
tCYC2  
tCH1  
tCL1  
tCH2  
tCL2  
tR  
Description  
fMax Flow-Through  
Min. Max. Min. Max. Min. Max. Min. Max.  
Unit  
MHz  
MHz  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
53  
45  
83  
40  
67  
33  
50  
fMax Pipelined  
100  
Clock Cycle Time - Flow-Through  
Clock Cycle Time - Pipelined  
Clock HIGH Time - Flow-Through  
Clock LOW Time - Flow-Through  
Clock HIGH Time - Pipelined  
Clock LOW Time - Pipelined  
Clock Rise Time  
19  
10  
6.5  
6.5  
4
22  
12  
7.5  
7.5  
5
25  
15  
12  
12  
6
30  
20  
12  
12  
8
4
5
6
8
3
3
3
3
3
3
3
3
tF  
Clock Fall Time  
tSA  
Address Set-Up Time  
Address Hold Time  
3.5  
0
4
0
4
0
4
0
4
0
4
0
4
0
4
0
4
1
4
1
4
1
4
1
4
1
4
1
4
1
4
1
4
1
4
1
4
1
4
1
4
1
4
1
tHA  
tSC  
Chip Enable Set-Up Time  
Chip Enable Hold Time  
R/W Set-Up Time  
3.5  
0
tHC  
tSW  
3.5  
0
tHW  
R/W Hold Time  
tSD  
Input Data Set-Up Time  
Input Data Hold Time  
3.5  
0
tHD  
tSAD  
tHAD  
tSCN  
tHCN  
tSRST  
tHRST  
tOE  
ADS Set-Up Time  
3.5  
0
ADS Hold Time  
CNTEN Set-Up Time  
3.5  
0
CNTEN Hold Time  
CNTRST Set-Up Time  
CNTRST Hold Time  
3.5  
0
Output Enable to Data Valid  
OE to Low Z  
8
9
10  
12  
[9, 10]  
tOLZ  
2
1
2
1
2
1
2
1
[9, 10]  
tOZ  
OE to High Z  
7
7
7
20  
9
7
tCD1  
tCD2  
tDC  
Clock to Data Valid - Flow-Through  
Clock to Data Valid - Pipelined  
Data Output Hold After Clock HIGH  
Clock HIGH to Output High Z  
Clock HIGH to Output Low Z  
15  
6.5  
18  
7.5  
25  
12  
2
2
2
2
2
2
2
2
2
2
2
2
[9, 10]  
tCKHZ  
9
9
9
9
[9, 10]  
tCKLZ  
Port to Port Delays  
tCWDD Write Port Clock HIGH to Read Data Delay  
tCCS Clock to Clock Set-Up Time  
30  
9
35  
10  
40  
15  
40  
15  
ns  
ns  
Notes:  
9. Test conditions used are Load 2.  
10. This parameter is guaranteed by design, but it is not production tested.  
Document #: 38-06050 Rev. *A  
Page 7 of 17  
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型号 品牌 描述 获取价格 数据表
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