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CY7C09369V-12AXC PDF预览

CY7C09369V-12AXC

更新时间： 2024-02-09 07:56:32
品牌 Logo 应用领域
赛普拉斯 - CYPRESS /
页数 文件大小 规格书
19页 760K
描述
3.3V 16K/32K/64K x 16/18 Synchronous Dual-Port Static RAM

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CY7C09369V-12AXC 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：QFP包装说明：PLASTIC, TQFP-100
针数：100Reach Compliance Code：not_compliant
ECCN代码：3A991.B.2.BHTS代码：8542.32.00.41
风险等级：5.52最长访问时间：12 ns
最大时钟频率 (fCLK)：50 MHzI/O 类型：COMMON
JESD-30 代码：S-PQFP-G100JESD-609代码：e0
内存密度：294912 bit内存集成电路类型：DUAL-PORT SRAM
内存宽度：18功能数量：1
端口数量：2端子数量：100
字数：16384 words字数代码：16000
工作模式：SYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：16KX18
输出特性：3-STATE可输出：YES
封装主体材料：PLASTIC/EPOXY封装代码：QFP
封装等效代码：QFP100,.63SQ,20封装形状：SQUARE
封装形式：FLATPACK并行/串行：PARALLEL
峰值回流温度（摄氏度）：NOT SPECIFIED电源：3.3 V
认证状态：Not Qualified最大待机电流：0.0001 A
最小待机电流：3 V子类别：SRAMs
最大压摆率：0.25 mA最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
Base Number Matches：1

CY7C09369V-12AXC 数据手册

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CY7C09269V CY7C09279V CY7C09289V CY7C09369V CY7C09379V CY7C09389V3.3V 16K/32K/64K  
Synchronous Dual-Port Static RAM  
x 16/18  
1CY7C025/0251  
CY7C09269V/79V/89V  
CY7C09369V/79V/89V  
3.3V 16K/32K/64K x 16/18  
Synchronous Dual-Port Static RAM  
• High-speed clock to data access 6.5[1, 2]/7.5[2]/9/12 ns  
Features  
(max.)  
• True Dual-Ported memory cells which allow simulta-  
neous access of the same memory location  
• 3.3V low operating power  
— Active = 115 mA (typical)  
• 6 Flow-Through/Pipelined devices  
— 16K x 16/18 organization (CY7C09269V/369V)  
— 32K x 16/18 organization (CY7C09279V/379V)  
— 64K x 16/18 organization (CY7C09289V/389V)  
• 3 Modes  
— Standby = 10 µA (typical)  
• Fully synchronous interface for easier operation  
• Burst counters increment addresses internally  
— Shorten cycle times  
— Minimize bus noise  
— Flow-Through  
— Supported in Flow-Through and Pipelined modes  
• Dual Chip Enables for easy depth expansion  
• Upper and Lower Byte Controls for Bus Matching  
• Automatic power-down  
— Pipelined  
— Burst  
• Pipelined output mode on both ports allows fast  
100-MHz operation  
• Commercial and Industrial temperature ranges  
• Pb-Free 100-pin TQFP Package Available  
• 0.35-micron CMOS for optimum speed/power  
Logic Block Diagram  
R/WL  
UBL  
R/WR  
UBR  
CE0L  
CE0R  
1
1
CE1L  
LBL  
CE1R  
LBR  
0
0
0/1  
0/1  
OEL  
OER  
1b 0b 1a 0a  
0a 1a 0b 1b  
0/1  
b
a
a
b
0/1  
FT/PipeL  
FT/PipeR  
8/9  
8/9  
8/9  
8/9  
[3]  
[3]  
I/O8/9L–I/O15/17L  
I/O8/9R–I/O15/17R  
I/O  
Control  
I/O  
Control  
[4]  
7/8L  
[4]  
7/8R  
I/O0L–I/O  
I/O0R–I/O  
14/15/16  
14/15/16  
[5]  
13/14/15L  
[5]  
A0L–A  
A
–A  
0R  
13/14/15R  
Counter/  
Address  
Register  
Decode  
Counter/  
Address  
Register  
Decode  
CLKL  
ADSL  
CLKR  
True Dual-Ported  
ADSR  
RAM Array  
CNTENL  
CNTENR  
CNTRSTL  
CNTRSTR  
Notes:  
1. Call for availability.  
2. See page 6 for Load Conditions.  
3. I/O –I/O for x16 devices; I/O –I/O for x18 devices.  
8
15  
9
17  
4. I/O –I/O for x16 devices. I/O –I/O for x18 devices.  
0
7
0
8
5. A –A for 16K; A –A for 32K; A –A for 64K devices.  
0
13  
0
14  
0
15  
Cypress Semiconductor Corporation  
Document #: 38-06056 Rev. *B  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Revised April 6, 2005  
1234567...19

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型号 品牌 描述 获取价格 数据表
CY7C09369V-6AC CYPRESS 3.3V 16K/32K/64K x 16/18 Synchronous Dual-Port Static RAM

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CY7C09369V-6ACT CYPRESS 暂无描述

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