Datasheet > 存储 > SRAM> CY7C018V-15AC

CY7C018V-15AC

更新时间： 2024-11-09 00:01:31

品牌	Logo	应用领域
赛普拉斯 - CYPRESS		存储内存集成电路静态存储器
页数	文件大小	规格书
19页	229K
描述
3.3V 64K/128K x 8/9 Dual-Port Static RAM

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CY7C018V-15AC 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	QFP	包装说明：	PLASTIC, TQFP-100
针数：	100	Reach Compliance Code：	not_compliant
ECCN代码：	3A991.B.2.B	HTS代码：	8542.32.00.41
风险等级：	5.92	Is Samacsys：	N
最长访问时间：	15 ns	其他特性：	INTERRUPT FLAG
I/O 类型：	COMMON	JESD-30 代码：	S-PQFP-G100
JESD-609代码：	e0	长度：	14 mm
内存密度：	589824 bit	内存集成电路类型：	DUAL-PORT SRAM
内存宽度：	9	功能数量：	1
端口数量：	2	端子数量：	100
字数：	65536 words	字数代码：	64000
工作模式：	ASYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	64KX9
输出特性：	3-STATE	可输出：	YES
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFQFP
封装等效代码：	QFP100,.63SQ,20	封装形状：	SQUARE
封装形式：	FLATPACK, LOW PROFILE, FINE PITCH	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	3.3 V
认证状态：	Not Qualified	座面最大高度：	1.6 mm
最大待机电流：	0.0001 A	最小待机电流：	2 V
子类别：	SRAMs	最大压摆率：	0.185 mA
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	GULL WING
端子节距：	0.5 mm	端子位置：	QUAD
处于峰值回流温度下的最长时间：	NOT SPECIFIED	宽度：	14 mm
Base Number Matches：	1

CY7C018V-15AC 数据手册

25/0251

CY7C008V/009V

CY7C018V/019V

3.3V 64K/128K x 8/9

Dual-Port Static RAM

• Fully asynchronous operation

• Automatic power-down

• Expandable data bus to 16/18 bits or more using Mas-

ter/Slave chip select when using more than one device

Features

• True Dual-Ported memory cells which allow simulta-

neous access of the same memory location

• 64K x 8 organization (CY7C008)

• 128K x 8 organization (CY7C009)

• 64K x 9 organization (CY7C018)

• 128K x 9 organization (CY7C019)

• 0.35-micron CMOS for optimum speed/power

• High-speed access: 15/20/25 ns

• Low operating power

• On-chip arbitration logic

• Semaphores included to permit software handshaking

between ports

• INT flag for port-to-port communication

• Dual Chip Enables

• Pin select for Master or Slave

• Commercial and Industrial Temperature Ranges

• Available in 100-pin TQFP

— Active: I_CC= 115 mA (typical)

— Standby: I_SB3= 10 µA (typical)

Logic Block Diagram

R/W_L

R/W_R

CE_0R

CE_0L

CE_1L

OE_L

CE_1R

CE_L

CE_R

OE_R

[1]

8/9

I/O_0L–I/O_7/8L

I/O_0R–I/O_7/8R

I/O

Control

16/17

[2]

Address

Decode

Address

Decode

True Dual-Ported

A_0L–A

_0R–A_15/16R

15/16L

RAM Array

16/17

[2]

A_0L–A

A_0R–A_15/16R

15/16L

CE_L

CE_R

Interrupt

Semaphore

Arbitration

OE_L

OE_R

R/W_L

SEM_L

R/W_R

SEM_R

[3]

BUSY_L

INT_L

BUSY_R

INT_R

M/S

Notes:

1. I/O₀–I/O₇for x8 devices; I/O₀–I/O₈for x9 devices.

2. A₀–A₁₅for 64K devices; A₀–A₁₆for 128K.

3. BUSY is an output in master mode and an input in slave mode.

For the most recent information, visit the Cypress web site at www.cypress.com

Cypress Semiconductor Corporation

•

3901 North First Street

•

San Jose

•

CA 95134

•

408-943-2600

Document #: 38-06044 Rev. *B

Revised December 27, 2002

12 3 4 5 6 7...19

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