CY29940AXCT

更新时间： 2024-11-25 04:13:19

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赛普拉斯 - CYPRESS		时钟
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2.5V or 3.3V, 200-MHz, 1:18 Clock Distribution Buffer

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CY29940

2.5V or 3.3V, 200-MHz, 1:18 Clock Distribution Buffer

Features

Description

• 200-MHz clock support

The CY29940 is a low-voltage 200-MHz clock distribution buff-

er with the capability to select either a differential LVPECL or

a LVCMOS/LVTTL compatible input clock. The two clock

sources can be used to provide for a test clock as well as the

primary system clock. All other control inputs are LVC-

MOS/LVTTL compatible. The eighteen outputs are 2.5V or

3.3V LVCMOS/LVTTL compatible and can drive 50Ω series or

parallel terminated transmission lines. For series terminated

transmission lines, each output can drive one or two traces

giving the device an effective fanout of 1:36. Low out-

put-to-output skews make the CY29940 an ideal clock distri-

bution buffer for nested clock trees in the most demanding of

synchronous systems.

• LVPECL or LVCMOS/LVTTL clock input

• LVCMOS/LVTTL compatible inputs

• 18 clock outputs: drive up to 36 clock lines

• 60 ps typical output-to-output skew

• Dual or single supply operation:

— 3.3V core and 3.3V outputs

— 3.3V core and 2.5V outputs

— 2.5V core and 2.5V outputs

• Pin compatible with MPC940L, MPC9109

• Available in Commercial and Industrial temperature

• 32-pin LQFP package

Block Diagram

Pin Configuration

VDD

VDDC

PECL_CLK

PECL_CLK#

VSS

TCLK

VDD

Q0-Q17

TCLK

TCLK_SEL

PECL_CLK

PECL_CLK#

VDD

CY29940 ²¹⁰Q9

TCLK_SEL

Q10

Q11

VSS

VDDC

Pin Description^[1]

Name

PWR

I/O

Description

PECL_CLK

PECL_CLK#

TCLK

I, PU PECL Input Clock

I, PD PECL Input Clock

I, PD External Reference/Test Clock Input

Clock Outputs

9, 10, 11, 13, 14, Q(17:0)

15, 18, 19, 20, 22,

23, 24, 26, 27, 28,

30, 31, 32

VDDC

TCLK_SEL

I, PD Clock Select Input. When LOW, PECL clock is selected and when HIGH

TCLK is selected.

8, 16, 29

7, 21

VDDC

VDD

VSS

3.3V or 2.5V Power Supply for Output Clock Buffers

3.3V or 2.5V Power Supply

1, 2, 12, 17, 25

Common Ground

Note:

1. PD = Internal Pull-Down, PU = Internal Pull-up

Cypress Semiconductor Corporation

Document #: 38-07283 Rev. *C

•

198 Champion Court

•

San Jose, CA 95134-1709

•

408-943-2600

Revised April 4, 2006

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CY29942AXI	CYPRESS	获取价格	暂无描述
CY29942AXIT	CYPRESS	获取价格	Low Skew Clock Driver, 29942 Series, 18 True Output(s), 0 Inverted Output(s), PQFP32, 7 X

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