CY29940AXI

更新时间： 2024-11-25 04:13:19

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赛普拉斯 - CYPRESS		时钟
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2.5V or 3.3V, 200-MHz, 1:18 Clock Distribution Buffer

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CY29940AXI 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	QFP	包装说明：	LQFP-32
针数：	32	Reach Compliance Code：	compliant
ECCN代码：	EAR99	HTS代码：	8542.31.00.01
Factory Lead Time：	1 week	风险等级：	5.73
其他特性：	ALSO OPERATES AT 3.3V SUPPLY	系列：	29940
输入调节：	DIFFERENTIAL	JESD-30 代码：	S-PQFP-G32
JESD-609代码：	e3	长度：	7 mm
逻辑集成电路类型：	LOW SKEW CLOCK DRIVER	最大I（ol）：	0.02 A
湿度敏感等级：	3	功能数量：	1
反相输出次数：		端子数量：	32
实输出次数：	18	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	LQFP	封装等效代码：	QFP32,.35SQ,32
封装形状：	SQUARE	封装形式：	FLATPACK, LOW PROFILE
峰值回流温度（摄氏度）：	260	电源：	2.5/3.3 V
Prop。Delay @ Nom-Sup：	5.2 ns	传播延迟（tpd）：	5.2 ns
认证状态：	Not Qualified	Same Edge Skew-Max（tskwd）：	0.2 ns
座面最大高度：	1.6 mm	子类别：	Clock Drivers
最大供电电压 (Vsup)：	2.625 V	最小供电电压 (Vsup)：	2.375 V
标称供电电压 (Vsup)：	2.5 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子面层：	Matte Tin (Sn)
端子形式：	GULL WING	端子节距：	0.8 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	40
宽度：	7 mm

CY29940AXI 数据手册

CY29940

2.5V or 3.3V, 200-MHz, 1:18 Clock Distribution Buffer

Features

Description

• 200-MHz clock support

The CY29940 is a low-voltage 200-MHz clock distribution buff-

er with the capability to select either a differential LVPECL or

a LVCMOS/LVTTL compatible input clock. The two clock

sources can be used to provide for a test clock as well as the

primary system clock. All other control inputs are LVC-

MOS/LVTTL compatible. The eighteen outputs are 2.5V or

3.3V LVCMOS/LVTTL compatible and can drive 50Ω series or

parallel terminated transmission lines. For series terminated

transmission lines, each output can drive one or two traces

giving the device an effective fanout of 1:36. Low out-

put-to-output skews make the CY29940 an ideal clock distri-

bution buffer for nested clock trees in the most demanding of

synchronous systems.

• LVPECL or LVCMOS/LVTTL clock input

• LVCMOS/LVTTL compatible inputs

• 18 clock outputs: drive up to 36 clock lines

• 60 ps typical output-to-output skew

• Dual or single supply operation:

— 3.3V core and 3.3V outputs

— 3.3V core and 2.5V outputs

— 2.5V core and 2.5V outputs

• Pin compatible with MPC940L, MPC9109

• Available in Commercial and Industrial temperature

• 32-pin LQFP package

Block Diagram

Pin Configuration

VDD

VDDC

PECL_CLK

PECL_CLK#

VSS

TCLK

VDD

Q0-Q17

TCLK

TCLK_SEL

PECL_CLK

PECL_CLK#

VDD

CY29940 ²¹⁰Q9

TCLK_SEL

Q10

Q11

VSS

VDDC

Pin Description^[1]

Name

PWR

I/O

Description

PECL_CLK

PECL_CLK#

TCLK

I, PU PECL Input Clock

I, PD PECL Input Clock

I, PD External Reference/Test Clock Input

Clock Outputs

9, 10, 11, 13, 14, Q(17:0)

15, 18, 19, 20, 22,

23, 24, 26, 27, 28,

30, 31, 32

VDDC

TCLK_SEL

I, PD Clock Select Input. When LOW, PECL clock is selected and when HIGH

TCLK is selected.

8, 16, 29

7, 21

VDDC

VDD

VSS

3.3V or 2.5V Power Supply for Output Clock Buffers

3.3V or 2.5V Power Supply

1, 2, 12, 17, 25

Common Ground

Note:

1. PD = Internal Pull-Down, PU = Internal Pull-up

Cypress Semiconductor Corporation

Document #: 38-07283 Rev. *C

•

198 Champion Court

•

San Jose, CA 95134-1709

•

408-943-2600

Revised April 4, 2006

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CY29940AXI 替代型号

型号	品牌	替代类型	描述	数据表
CY29940AXIT	CYPRESS	完全替代	2.5V or 3.3V, 200-MHz, 1:18 Clock Distribution Buffer
CY29942AXC	CYPRESS	类似代替	暂无描述
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CY29942	CYPRESS	获取价格	2.5V or 3.3V, 200-MHz, 1:18 Clock Distribution Buffer
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CY29942AI	CYPRESS	获取价格	2.5V or 3.3V, 200-MHz, 1:18 Clock Distribution Buffer
CY29942AIT	CYPRESS	获取价格	2.5V or 3.3V, 200-MHz, 1:18 Clock Distribution Buffer
CY29942AXC	CYPRESS	获取价格	暂无描述
CY29942AXI	CYPRESS	获取价格	暂无描述
CY29942AXIT	CYPRESS	获取价格	Low Skew Clock Driver, 29942 Series, 18 True Output(s), 0 Inverted Output(s), PQFP32, 7 X
CY29943	CYPRESS	获取价格	2.5V or 3.3V 200-MHz 1:18 Clock Distribution Buffer

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