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CY28343OCT

更新时间： 2024-11-17 22:14:35
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 时钟驱动器逻辑集成电路光电二极管输入元件双倍数据速率
页数 文件大小 规格书
10页 94K
描述
Zero Delay SDR/DDR Clock Buffer

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CY28343OCT 技术参数

是否Rohs认证：不符合生命周期：Obsolete
零件包装代码：SSOP包装说明：SSOP-48
针数：48Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.92
Is Samacsys：N其他特性：13 TRUE COPIES OF CLKIN INPUT ARE AVAILABLE IN SDR MODE
输入调节：STANDARDJESD-30 代码：R-PDSO-G48
JESD-609代码：e0长度：15.875 mm
逻辑集成电路类型：PLL BASED CLOCK DRIVER功能数量：1
反相输出次数：6端子数量：48
实输出次数：6最高工作温度：70 °C
最低工作温度：输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：SSOP
封装等效代码：SSOP48,.4封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, SHRINK PITCH峰值回流温度（摄氏度）：NOT SPECIFIED
电源：2.5,3.3 V认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.15 ns座面最大高度：2.794 mm
子类别：Clock Drivers最大供电电压 (Vsup)：2.625 V
最小供电电压 (Vsup)：2.375 V标称供电电压 (Vsup)：2.5 V
表面贴装：YES温度等级：COMMERCIAL
端子面层：Tin/Lead (Sn/Pb)端子形式：GULL WING
端子节距：0.635 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：7.5 mm
最小 fmax：170 MHzBase Number Matches：1

CY28343OCT 数据手册

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CY28343  
Zero Delay SDR/DDR Clock Buffer  
Features  
• External feedback pins FBIN_SDR/FBOUT_SDR are  
used to synchronize the outputs to the clock input for  
DDR.  
• Phase-lock loop clock distribution for DDR and SDR  
SDRAM applications  
• One-single-end clock input to 6 pairs DDR outputs or  
13 SDR outputs.  
• External feedback pins FBIN_SDR/FBOUT_SDR are  
used to synchronize the outputs to the clock input for  
SDR.  
• SMBus interface enables/disables outputs.  
• Conforms to JEDEC SDR/DDR specifications  
• Low jitter, low skew  
• 48 pin SSOP package  
Table 1. Function Table  
SELDDR_SDR#  
CLKIN  
SDRAM(0:12) DDRT/C(0:5) FBIN_DDR FBOUT_DDR FBIN_SDR FBOUT_SDR  
1= DDR Mode  
2.5V  
Compatible  
OFF  
Active  
2.5V  
2.5V  
Compatible  
Active  
2.5V  
OFF  
OFF  
Compatible  
Compatible  
0 = SDRAM Mode  
3.3V  
Compatible  
Active  
3.3V  
OFF  
OFF  
OFF  
Active  
3.3V  
Active  
3.3V  
Compatible  
Compatible Compatible  
Pin Configuration[1]  
Block Diagram  
1
2
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
SELDDR_SDR#*  
FBIN_DDR*  
FBOUT_DDR  
VDD_2.5V  
DDRT5  
VDD_3.3V  
SDRAM0  
SDRAM1  
SDRAM2  
SDRAM3  
VSS  
SCLK  
3
Control  
Logic  
4
SDATA  
5
6
VDD_2.5V  
DDRC5  
FBOUT_DDR  
7
DDRT4  
VDD_3.3V  
SDRAM4  
SDRAM5  
CLKIN  
VDD_3.3V  
8
DDRC4  
9
VSS  
VDD_2.5  
DDRT3  
DDRT(0:5)  
DDRC(0:5)  
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
SDRAM6  
SDRAM7  
VSS  
CLKIN  
DDRC3  
VDD_3.3V  
DDRT2  
FBIN_DDR  
FBOUT_SDR  
35 DDRC2  
VDD_3.3V  
SDRAM8  
SDRAM9  
SDRAM10  
SDRAM11  
VSS  
PLL  
34  
33  
32  
31  
30  
29  
28  
27  
26  
25  
VSS  
VDD_2.5V  
DDRT1  
DDRC1  
DDRT0  
DDRC0  
VSS  
*SELDDR_SDR  
FBIN_SDR  
SDRAM (0:12)  
VDD_3.3V  
SDRAM12  
FBOUT_SDR  
FBIN_SDR*  
VSS  
VDD_3.3V  
SCLK**  
SDATA**  
Note:  
1. Pins marked with [*] have internal pull-down resistors. Pins marked with [**] have internal pull-up resistors.  
Cypress Semiconductor Corporation  
Document #: 38-07369 Rev. *A  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Revised December 26, 2002  
1234567...10

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