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Datasheet > 微控制器和处理器 > 时钟发生器> CY28346OC
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CY28346OC

更新时间： 2024-01-21 15:34:37
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 晶体时钟发生器微控制器和处理器外围集成电路光电二极管
页数 文件大小 规格书
20页 181K
描述
Clock Synthesizer with Differential CPU Outputs

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CY28346OC 技术参数

是否Rohs认证： 符合生命周期：Transferred
零件包装代码：TSSOP包装说明：TSSOP,
针数：56Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：5.18Is Samacsys：N
JESD-30 代码：R-PDSO-G56JESD-609代码：e4
长度：14 mm湿度敏感等级：1
端子数量：56最高工作温度：70 °C
最低工作温度：最大输出时钟频率：200 MHz
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260主时钟/晶体标称频率：14.31818 MHz
认证状态：Not Qualified座面最大高度：1.1 mm
最大供电电压：3.465 V最小供电电压：3.135 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子面层：NICKEL PALLADIUM GOLD端子形式：GULL WING
端子节距：0.5 mm端子位置：DUAL
处于峰值回流温度下的最长时间：20宽度：6.1 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFICBase Number Matches：1

CY28346OC 数据手册

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CY28346  
Clock Synthesizer with Differential CPU Outputs  
• 5/6 copies of 3V66 clocks  
• SMBus support with read-back capabilities  
• Spread Spectrum electromagnetic interference (EMI)  
reduction  
• Dial-a-Frequency™ features  
• Dial-a-dB™ features  
Features  
• Compliant with Intel® CK 408Mobile Clock Synthesizer  
specifications  
• 3.3V power supply  
• Three differential CPU clocks  
• Ten copies of PCI clocks  
• 56-pin TSSOP and SSOP packages  
Table 1. Frequency Table[1]  
66BUFF(0:2)/  
3V66(0:4)  
66IN  
S2  
1
S1  
0
S0 CPU (0:2)  
3V66  
66M  
66IN/3V66–5  
66-MHz clock input  
66-MHz clock input  
66-MHz clock input  
66-MHZ clock input  
66M  
PCI_FPCI  
66IN/2  
66IN/2  
66IN/2  
66IN/2  
33 M  
REF  
USB/DOT  
48M  
0
1
0
1
0
1
0
1
0
1
66M  
100M  
200M  
133M  
66M  
14.318M  
14.318M  
14.318M  
14.318M  
14.318M  
14.318M  
14.318M  
14.318M  
Hi-Z  
1
0
66M  
66IN  
48M  
1
1
66M  
66IN  
48M  
1
1
66M  
66IN  
48M  
0
0
66M  
66M  
48M  
0
0
100M  
200M  
133M  
Hi-Z  
66M  
66M  
66M  
33 M  
48M  
0
1
66M  
66M  
66M  
33 M  
48M  
0
1
66M  
66M  
66M  
33 M  
48M  
M
M
0
Hi-Z  
Hi-Z  
Hi-Z  
Hi-Z  
Hi-Z  
0
TCLK/2  
TCLK/4  
TCLK/4  
TCLK/4  
TCLK/8  
TCLK  
TCLK/2  
Block Diagram  
Pin Configuration  
1
2
3
4
5
6
7
8
56  
55  
54  
53  
52  
51  
50  
49  
48  
47  
46  
45  
44  
43  
42  
41  
40  
39  
38  
37  
36  
35  
34  
33  
32  
31  
30  
29  
REF  
S1  
S0  
CPU_STP#  
CPUT0  
CPUC0  
VDD  
CPUT1  
CPUC1  
VSS  
VDD  
XIN  
XOUT  
XIN  
XOUT  
REF  
VSS  
CPUT(0:2)  
CPUC(0:2)  
PLL1  
PCIF0  
PCIF1  
PCIF2  
VDD  
VSS  
PCI0  
PCI1  
PCI2  
PCI3  
VDD  
VSS  
PCI4  
PCI5  
PCI6  
VDD  
VSS  
CPU_STP#  
IREF  
VSSIREF  
9
10  
11  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
22  
23  
24  
25  
26  
27  
28  
3V66_0  
S(0:2)  
VDD  
CPUT2  
CPUC2  
MULT0  
IREF  
VSSIREF  
S2  
48MUSB  
48MDOT  
VDD  
3V66_1/VCH  
MULT0  
VTT_PG#  
PCI_STP#  
/2  
PCI(0:6)  
PCI_F(0:2)  
48M USB  
48M DOT  
PLL2  
VSS  
66B0/3V66_2  
66B1/3V66_3  
66B2/3V66_4  
66IN/3V66_5  
PD#  
WD  
Logic  
PD#  
3V66_1/VCH  
PCI_STP#  
3V66_0  
VDD  
VSS  
SCLK  
I2C  
Logic  
SDATA  
SCLK  
VDDA  
VSSA  
VTT_PG#  
66B[0:2]/3V66[2:4]  
66IN/3V66-5  
Power  
Up Logic  
VDDA  
SDATA  
Note:  
1. TCLK is a test clock driven on the XTAL_IN input during test mode. M= driven to a level between 1.0V and 1.8V. If the S2 pin is at a M level during power-up, a  
0 state will be latched into the device’s internal state register.  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Document #: 38-07331 Rev. *B  
Revised December 26, 2002  
1234567...20

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