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CDCP1803RGERG4

更新时间： 2024-11-18 15:46:35
品牌 Logo 应用领域
德州仪器 - TI 驱动逻辑集成电路
页数 文件大小 规格书
23页 572K
描述
1:3 LVPECL Clock Buffer with Programable Divider 24-VQFN -40 to 85

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CDCP1803RGERG4 技术参数

是否Rohs认证：符合生命周期：Obsolete
零件包装代码：QFN包装说明：QFN-24
针数：24Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.37
Is Samacsys：N系列：1803
输入调节：DIFFERENTIALJESD-30 代码：S-PQCC-N24
JESD-609代码：e4长度：4 mm
逻辑集成电路类型：LOW SKEW CLOCK DRIVER湿度敏感等级：2
功能数量：1反相输出次数：
端子数量：24实输出次数：3
最高工作温度：85 °C最低工作温度：-40 °C
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：HVQCCN封装等效代码：LCC24,.16SQ,20
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260电源：3.3 V
Prop。Delay @ Nom-Sup：0.6 ns传播延迟（tpd）：0.6 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.03 ns
座面最大高度：1 mm子类别：Clock Drivers
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：4 mm最小 fmax：800 MHz
Base Number Matches：1

CDCP1803RGERG4 数据手册

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CDCP1803  
www.ti.com  
SCAS727E–NOVEMBER 2003–REVISED JANUARY 2007  
1:3 LVPECL CLOCK BUFFER  
WITH PROGRAMMABLE DIVIDER  
FEATURES  
RGE PACKAGE  
(TOP VIEW)  
•
Distributes One Differential Clock Input to  
Three LVPECL Differential Clock Outputs  
•
Programmable Output Divider for Two  
LVPECL Outputs  
•
•
•
•
Low-Output Skew 15 ps (Typical)  
VCC Range 3 V–3.6 V  
24 23 22 21 20 19  
EN  
PECL  
IN  
1
2
3
4
5
6
18  
S0  
V
17  
16  
15  
14  
13  
V
V
1
1
Signaling Rate Up to 800-MHz LVPECL  
DD  
DD  
Differential Input Stage for Wide  
Common-Mode Range  
Y1  
Y1  
(1)  
SS  
V
IN  
•
Provides VBB Bias Voltage Output for  
Single-Ended Input Signals  
PECL  
VBB  
V
DD  
V
SS  
DD  
•
•
•
Receiver Input Threshold ±75 mV  
7
8
9
10 11 12  
24-Terminal QFN Package (4 mm × 4 mm)  
Accepts Any Differential Signaling:  
LVDS, HSTL, CML, VML, SSTL-2, and  
Single-Ended: LVTTL/LVCMOS  
(1)  
Thermal pad must be connected to V  
.
SS  
P0024-02  
DESCRIPTION  
RTH PACKAGE  
(TOP VIEW)  
The CDCP1803 clock driver distributes one pair of  
differential clock inputs to three pairs of LVPECL  
differential clock outputs Y[2:0] and Y[2:0] with  
minimum skew for clock distribution. The CDCP1803  
is specifically designed for driving 50-Ω transmission  
lines.  
1
2
3
4
5
6
18  
17  
16  
15  
14  
13  
EN  
PECL  
IN  
S0  
The CDCP1803 has three control terminals, S0, S1,  
and S2, to select different output mode settings; see  
Table 1 for details. The CDCP1803 is characterized  
for operation from –40°C to 85°C. For use in  
single-ended driver applications, the CDCP1803 also  
provides a VBB output terminal that can be directly  
connected to the unused input as a common-mode  
voltage reference.  
V
V
V
DD  
1
DD  
Y1  
Y1  
(1)  
SS  
V
IN  
PECL  
VBB  
V
DD  
V
SS  
1
DD  
(1)  
Thermal pad must be connected to V  
.
SS  
P0025-02  
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of Texas  
Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
PRODUCTION DATA information is current as of publication date.  
Copyright © 2003–2007, Texas Instruments Incorporated  
Products conform to specifications per the terms of the Texas  
Instruments standard warranty. Production processing does not  
necessarily include testing of all parameters.  
1234567...23

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CDCP1803RGERG4 替代型号

型号 品牌 替代类型 描述 数据表
CDCP1803RGET TI

完全替代

 具有可编程分频器的 1:3 LVPECL 时钟缓冲器 | RGE | 24 | -40 t
CDCP1803RGETG4 TI

完全替代

 具有可编程分频器的 1:3 LVPECL 时钟缓冲器 | RGE | 24 | -40 t
CDCP1803RGER TI

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 1:3 LVPECL Clock Buffer with Programable Divider 24-VQFN -40 to 85

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型号 品牌 获取价格 描述 数据表
CDCP1803RGET TI

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 		具有可编程分频器的 1:3 LVPECL 时钟缓冲器 | RGE | 24 | -40 t
CDCP1803RGETG4 TI

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 		具有可编程分频器的 1:3 LVPECL 时钟缓冲器 | RGE | 24 | -40 t
CDCP1803RTHR TI

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 		1:3 LVPECL Clock Buffer with Programable Divider 24-VQFN -40 to 85
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