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ADCLK846BCPZ-REEL7

更新时间： 2024-01-15 20:46:20

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亚德诺 - ADI		时钟驱动器逻辑集成电路 PC
页数	文件大小	规格书
16页	518K
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1.8 V, 6 LVDS/12 CMOS Outputs Low Power Clock Fanout Buffer

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ADCLK846BCPZ-REEL7 技术参数

是否无铅：	含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	QFN
包装说明：	HVQCCN, LCC24,.16SQ,20	针数：	24
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	1.26
Samacsys Confidence：	3	Samacsys Status：	Released
2D Presentation：	https://componentsearchengine.com/2D/0T/578999.3.1.png	Schematic Symbol：	https://componentsearchengine.com/symbol.php?partID=578999
PCB Footprint：	https://componentsearchengine.com/footprint.php?partID=578999	3D View：	https://componentsearchengine.com/viewer/3D.php?partID=578999
Samacsys PartID：	578999	Samacsys Image：	https://componentsearchengine.com/Images/9/ADCLK846BCPZ-REEL7.jpg
Samacsys Thumbnail Image：	https://componentsearchengine.com/Thumbnails/3/ADCLK846BCPZ-REEL7.jpg	Samacsys Pin Count：	25
Samacsys Part Category：	Integrated Circuit	Samacsys Package Category：	Quad Flat No-Lead
Samacsys Footprint Name：	24-Lead Lead Frame Chip Scale Package [LFCSP] 4 mm × 4 mm and 0.75 mm Package Height (CP-24-14)	Samacsys Released Date：	2017-01-11 11:21:59
Is Samacsys：	N	系列：	CMOS
输入调节：	DIFFERENTIAL	JESD-30 代码：	S-XQCC-N24
JESD-609代码：	e3	长度：	4 mm
逻辑集成电路类型：	LOW SKEW CLOCK DRIVER	最大I（ol）：	0.01 A
湿度敏感等级：	3	功能数量：	1
反相输出次数：		端子数量：	24
实输出次数：	6	最高工作温度：	85 °C
最低工作温度：	-40 °C	封装主体材料：	UNSPECIFIED
封装代码：	HVQCCN	封装等效代码：	LCC24,.16SQ,20
封装形状：	SQUARE	封装形式：	CHIP CARRIER
峰值回流温度（摄氏度）：	260	电源：	1.8 V
Prop。Delay @ Nom-Sup：	4.2 ns	传播延迟（tpd）：	4.2 ns
认证状态：	Not Qualified	Same Edge Skew-Max（tskwd）：	0.64 ns
座面最大高度：	1 mm	子类别：	Clock Drivers
最大供电电压 (Vsup)：	1.89 V	最小供电电压 (Vsup)：	1.71 V
标称供电电压 (Vsup)：	1.8 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子面层：	Matte Tin (Sn)
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	40
宽度：	4 mm	最小 fmax：	250 MHz
Base Number Matches：	1

ADCLK846BCPZ-REEL7 数据手册

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ADCLK846

CLOCK CHARACTERISTICS

Table 3. Clock Output Phase Noise

Parameter

Min

Typ

Max

Unit

Conditions

CLK-TO-LVDS ABSOLUTE PHASE NOISE

1000 MHz

Input slew rate > 1 V/ns

At 10 Hz offset

At 100 Hz offset

At 1 kHz offset

At 10 kHz offset

At 100 kHz offset

At 1 MHz offset

At 10 MHz offset

Input slew rate > 1 V/ns

At 10 Hz offset

At 100 Hz offset

At 1 kHz offset

At 10 kHz offset

At 100 kHz offset

At 1 MHz offset

At 10 MHz offset

−90

dBc/Hz

−108

−117

−126

−134

−141

−146

CLK-TO-CMOS ABSOLUTE PHASE NOISE

200 MHz

−100

−117

−128

−138

−147

−153

−156

dBc/Hz

LOGIC AND POWER CHARACTERISTICS

Table 4. Control Pin Characteristics

Parameter

Symbol Min

Typ Max Unit

Conditions

CONTROL PINS

(CTRL_A, CTRL_B, SLEEP)¹

Logic 1 Voltage

Logic 0 Voltage

Logic 1 Current

Logic 0 Current

Capacitance

V_IH

V_IL

I_IH

V_S− 0.4

ꢀA

0.4

−5

I_IL

POWER

Supply Voltage Requirement

LVDS Outputs, Full Operation

LVDS at 100 MHz

LVDS at 1200 MHz

CMOS Outputs, Full Operation

CMOS at 100 MHz

V_S

1.71

1.8

1.89

V_S= 1.8 V 5%

All outputs enabled as LVDS and loaded, R_L= 100 Ω

110 130

75 95

All outputs enabled as CMOS and loaded,

CMOS load = 10 pF

All outputs enabled as CMOS and loaded,

CMOS load = 10 pF

SLEEP pin pulled high; does not include power

dissipated in external resistors

CMOS at 250 MHz

Sleep

155 190

Power Supply Rejection²

LVDS

CMOS

PSR_TPD

0.9

1.2

ps/mV

¹These pins each have a 200 kΩ internal pull-down resistor.

²Change in T_PDper change in V_S.

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型号	品牌	描述	获取价格	数据表
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