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Datasheet > 逻辑 > 时钟驱动器> ADCLK846BCPZ-REEL7
ADCLK846BCPZ-REEL7 PDF预览

ADCLK846BCPZ-REEL7

更新时间： 2024-02-08 17:35:54
品牌 Logo 应用领域
亚德诺 - ADI 时钟驱动器逻辑集成电路PC
页数 文件大小 规格书
16页 518K
描述
1.8 V, 6 LVDS/12 CMOS Outputs Low Power Clock Fanout Buffer

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ADCLK846BCPZ-REEL7 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN, LCC24,.16SQ,20针数：24
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：1.26
Samacsys Confidence：3Samacsys Status：Released
2D Presentation：https://componentsearchengine.com/2D/0T/578999.3.1.pngSchematic Symbol：https://componentsearchengine.com/symbol.php?partID=578999
PCB Footprint：https://componentsearchengine.com/footprint.php?partID=5789993D View：https://componentsearchengine.com/viewer/3D.php?partID=578999
Samacsys PartID：578999Samacsys Image：https://componentsearchengine.com/Images/9/ADCLK846BCPZ-REEL7.jpg
Samacsys Thumbnail Image：https://componentsearchengine.com/Thumbnails/3/ADCLK846BCPZ-REEL7.jpgSamacsys Pin Count：25
Samacsys Part Category：Integrated CircuitSamacsys Package Category：Quad Flat No-Lead
Samacsys Footprint Name：24-Lead Lead Frame Chip Scale Package [LFCSP] 4 mm × 4 mm and 0.75 mm Package Height (CP-24-14)Samacsys Released Date：2017-01-11 11:21:59
Is Samacsys：N系列：CMOS
输入调节：DIFFERENTIALJESD-30 代码：S-XQCC-N24
JESD-609代码：e3长度：4 mm
逻辑集成电路类型：LOW SKEW CLOCK DRIVER最大I（ol）：0.01 A
湿度敏感等级：3功能数量：1
反相输出次数：端子数量：24
实输出次数：6最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装等效代码：LCC24,.16SQ,20
封装形状：SQUARE封装形式：CHIP CARRIER
峰值回流温度（摄氏度）：260电源：1.8 V
Prop。Delay @ Nom-Sup：4.2 ns传播延迟（tpd）：4.2 ns
认证状态：Not QualifiedSame Edge Skew-Max（tskwd）：0.64 ns
座面最大高度：1 mm子类别：Clock Drivers
最大供电电压 (Vsup)：1.89 V最小供电电压 (Vsup)：1.71 V
标称供电电压 (Vsup)：1.8 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：40
宽度：4 mm最小 fmax：250 MHz
Base Number Matches：1

ADCLK846BCPZ-REEL7 数据手册

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ADCLK846  
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS  
PIN 1  
INDICATOR  
V
1
18 OUT2 (OUT2A)  
17 OUT2 (OUT2B)  
REF  
CLK 2  
CLK 3  
16 V  
ADCLK846  
S
15 OUT3 (OUT3A)  
14 OUT3 (OUT3B)  
V
4
TOP VIEW  
S
CTRL_A 5  
(Not to Scale)  
CTRL_B 6  
13 V  
S
NOTES:  
1. EXPOSED PADDLE MUST BE CONNECTED TO GND.  
Figure 2. Pin Configuration  
Table 7. Pin Function Descriptions  
Pin No.  
Mnemonic  
Description  
1
VREF  
Reference Voltage.  
2
CLK  
Clock Input (Negative).  
3
CLK  
Clock Input (Positive).  
4, 10, 13, 16, 19, 22  
VS  
Supply Voltage.  
5
6
7
CTRL_A  
CTRL_B  
SLEEP  
CMOS Input Control for Output 1 to Output 0. (0: LVDS, 1: CMOS.)  
CMOS Input Control for Output 5 to Output 2. (0: LVDS, 1: CMOS.)  
CMOS Input for Sleep Mode. (0: normal operation, 1: sleep.)  
8
OUT5 (OUT5B)  
OUT5 (OUT5A)  
OUT4 (OUT4B)  
OUT4 (OUT4A)  
OUT3 (OUT3B)  
OUT3 (OUT3A)  
OUT2 (OUT2B)  
OUT2 (OUT2A)  
OUT1 (OUT1B)  
OUT1 (OUT1A)  
OUT0 (OUT0B)  
OUT0 (OUT0A)  
EPAD  
Complementary Side of Differential LVDS Output 5, or CMOS Output 5 on Channel B.  
True Side of Differential LVDS Output 5, or CMOS Output 5 on Channel A.  
Complementary Side of Differential LVDS Output 4, or CMOS Output 4 on Channel B.  
True Side of Differential LVDS Output 4, or CMOS Output 4 on Channel A.  
Complementary Side of Differential LVDS Output 3, or CMOS Output 3 on Channel B.  
True Side of Differential LVDS Output 3, or CMOS Output 3 on Channel A.  
Complementary Side of Differential LVDS Output 2, or CMOS Output 2 on Channel B.  
True Side of Differential LVDS Output 2, or CMOS Output 2 on Channel A.  
Complementary Side of Differential LVDS Output 1, or CMOS Output 1 on Channel B.  
True Side of Differential LVDS Output 1, or CMOS Output 1 on Channel A.  
Complementary Side of Differential LVDS Output 0, or CMOS Output 0 on Channel B.  
True Side of Differential LVDS Output 0, or CMOS Output 0 on Channel A.  
Exposed Paddle. The exposed paddle must be connected to ground.  
9
11  
12  
14  
15  
17  
18  
20  
21  
23  
24  
(25)  
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