9DB423BGLF

更新时间： 2024-10-28 08:11:55

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艾迪悌 - IDT		时钟驱动器逻辑集成电路光电二极管 PC
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19页	282K
描述
Four Output Differential Buffer for PCIe Gen 1, Gen 2 and QPI

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9DB423BGLF 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Obsolete	零件包装代码：	TSSOP
包装说明：	TSSOP-28	针数：	28
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.39.00.01	风险等级：	5.81
系列：	9DB	输入调节：	DIFFERENTIAL MUX
JESD-30 代码：	R-PDSO-G28	JESD-609代码：	e3
长度：	9.7 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
湿度敏感等级：	1	功能数量：	1
反相输出次数：		端子数量：	28
实输出次数：	4	最高工作温度：	70 °C
最低工作温度：		输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSSOP
封装等效代码：	TSSOP28,.25	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE, THIN PROFILE, SHRINK PITCH	峰值回流温度（摄氏度）：	260
电源：	3.3 V	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.05 ns	座面最大高度：	1.2 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	3.465 V
最小供电电压 (Vsup)：	3.135 V	标称供电电压 (Vsup)：	3.3 V
表面贴装：	YES	温度等级：	COMMERCIAL
端子面层：	Matte Tin (Sn) - annealed	端子形式：	GULL WING
端子节距：	0.65 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	30	宽度：	4.4 mm
Base Number Matches：	1

9DB423BGLF 数据手册

9DB423B

Four Output Differential Buffer for PCIe for Gen 1, Gen 2 and QPI

Note: Polarities in timing diagrams are shown OE_INV = 0. They are similar to OE_INV = 1.

PD#, Power Down

The PD# pin cleanly shuts off all clocks and places the device into a power saving mode. PD# must be asserted before shutting

off the input clock or power to insure an orderly shutdown. PD is asynchronous active-low input for both powering down the

device and powering up the device. When PD# is asserted, all clocks will be driven high, or tri-stated (depending on the PD#

drive mode and Output control bits) before the PLL is shut down.

PD# Assertion

When PD# is sampled low by two consecutive rising edges of DIF#, all DIF outputs must be held High, or tri-stated (depending

on the PD# drive mode and Output control bits) on the next High-Low transition of the DIF# outputs. When the PD# drive mode

bit is set to ‘0’, all clock outputs will be held with DIF driven High with 2 x I_REFand DIF# tri-stated. If the PD# drive mode bit is

set to ‘1’, both DIF and DIF# are tri-stated.

PWRDWN#

DIF

DIF#

PD# De-assertion

Power-up latency is less than 1 ms. This is the time from de-assertion of the PD# pin, or VDD reaching 3.3V, or the time from

valid SRC_IN clocks until the time that stable clocks are output from the device (PLL Locked). If the PD# drive mode bit is set

to ‘1’, all the DIF outputs must driven to a voltage of >200 mV within 300 us of PD# de-assertion.

Tstable

<1mS

PWRDWN#

DIF

DIF#

Tdrive_PwrDwn#

<300uS, >200mV

IDT^®Four Output Differential Buffer for PCIe Gen 1, Gen 2 and QPI

1437B - 02/04/10

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型号	品牌	替代类型	描述	数据表
9DB423BGLFT	IDT	完全替代	Four Output Differential Buffer for PCIe Gen 1, Gen 2 and QPI
9DB423BFLF	IDT	完全替代	Four Output Differential Buffer for PCIe Gen 1, Gen 2 and QPI

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型号	品牌	获取价格	描述	数据表
9DB423BGLFT	IDT	获取价格	Four Output Differential Buffer for PCIe Gen 1, Gen 2 and QPI
9DB433	RENESAS	获取价格	4-output 3.3 V PCIe Gen1-2-3 Zero Delay / Fanout Buffer
9DB433AFLIFT	IDT	获取价格	PLL Based Clock Driver, 9DB Series, 4 True Output(s), 0 Inverted Output(s), PDSO28, 0.209
9DB633	IDT	获取价格	Six Output Differential Buffer for PCIe Gen3
9DB633	RENESAS	获取价格	6-output 3.3 V PCIe Gen1-2-3 Zero Delay / Fanout Buffer
9DB633AFILF	IDT	获取价格	Six Output Differential Buffer for PCIe Gen3
9DB633AFLF	IDT	获取价格	Six Output Differential Buffer for PCIe Gen3
9DB633AFLFT	IDT	获取价格	Six Output Differential Buffer for PCIe Gen3
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