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9DBL0242

更新时间： 2024-01-22 03:11:10

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艾迪悌 - IDT		PC
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19页	300K
描述
2-output 3.3V PCIe Zero-Delay Buffer

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9DBL0242 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	VFQFPN
包装说明：	HVQCCN,	针数：	24
Reach Compliance Code：	compliant	HTS代码：	8542.39.00.01
风险等级：	2.31	Samacsys Description：	Clock Buffer 2 O/P 3.3V PCIE ZERO DELAY BUF
系列：	9DBL	输入调节：	DIFFERENTIAL MUX
JESD-30 代码：	S-XQCC-N24	JESD-609代码：	e3
长度：	4 mm	逻辑集成电路类型：	PLL BASED CLOCK DRIVER
湿度敏感等级：	1	功能数量：	1
反相输出次数：		端子数量：	24
实输出次数：	4	最高工作温度：	85 °C
最低工作温度：	-40 °C	输出特性：	3-STATE WITH SERIES RESISTOR
封装主体材料：	UNSPECIFIED	封装代码：	HVQCCN
封装形状：	SQUARE	封装形式：	CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：	260	座面最大高度：	1 mm
最大供电电压 (Vsup)：	3.465 V	最小供电电压 (Vsup)：	3.135 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
温度等级：	INDUSTRIAL	端子面层：	Tin (Sn)
端子形式：	NO LEAD	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	4 mm	Base Number Matches：	1

9DBL0242 数据手册

2-output 3.3V PCIe Zero-Delay

Buffer

9DBL0242 / 9DBL0252

DATASHEET

Description

Features/Benefits

The 9DBL0242 / 9DBL0252 devices are 3.3V members of

IDT's Full-Featured PCIe family. The devices support PCIe

Gen1-4 Common Clocked (CC) and PCIe Gen2 Separate

Reference Independent Spread (SRIS) systems. It offers a

choice of integrated output terminations providing direct

connection to 85 or 100 transmission lines. The

9DBL02P2 can be factory programmed with a user-defined

power up default SMBus configuration.

• Direct connection to 100 (xx42) or 85 (xx52)

transmission lines; saves 8 resistors compared to standard

PCIe devices

• 100mW typical power consumption in PLL mode; minimal

power consumption

• SMBus-selectable features allows optimization to customer

requirements:

– control input polarity

– control input pull up/downs

– slew rate for each output

Recommended Application

PCIe Gen1-4 clock distribution for Riser Cards, Storage,

Networking, JBOD, Communications, Access Points

– differential output amplitude

– output impedance for each output

– 50, 100, 125MHz operating frequency

Output Features

• 2 – 1-200 MHz Low-Power (LP) HCSL DIF pairs

• 9DBL0242 default ZOUT = 100

• 9DBL0252 default ZOUT = 85

• 9DBL02P2 factory programmable defaults

• Easy AC-coupling to other logic families, see IDT

application note AN-891

• Customer defined SMBus power up default can be

programmed into P1 device; allows exact optimization to

customer requirements

• OE# pins; support DIF power management

• HCSL-compatible differential input; can be driven by

common clock sources

• Spread Spectrum tolerant; allows reduction of EMI

• Pin/SMBus selectable PLL bandwidth and PLL Bypass;

minimize phase jitter for each application

Key Specifications

• PCIe Gen1-2-3-4 CC compliant in ZDB mode

• PCIe Gen2 SRIS compliant in ZDB mode

• Supports PCIe Gen2-3 SRIS in fan-out mode

• DIF cycle-to-cycle jitter <50ps

• DIF output-to-output skew < 50ps

• Bypass mode additive phase jitter is 0 ps typical rms for

PCIe

• Outputs blocked until PLL is locked; clean system start-up

• Device contains default configuration; SMBus interface not

required for device operation

• Three selectable SMBus addresses; multiple devices can

easily share an SMBus segment

• Space saving 24-pin 4x4mm VFQFPN; minimal board

space

• Bypass mode additive phase jitter 160fs rms typ. @

156.25M (1.5M to 10M)

Block Diagram

Note: Resistors default to internal on xx42/xx52 devices. P2 devices have programmable default impedances on an output-by-output basis.

9DBL0242 / 9DBL0252 FEBRUARY 8, 2017

12 3 4 5 6 7...19

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与9DBL0242相关器件

型号	品牌	描述	获取价格	数据表
9DBL0242BKILF	IDT	2-output 3.3V PCIe Zero-Delay Buffer	获取价格
9DBL0242BKILFT	IDT	2-output 3.3V PCIe Zero-Delay Buffer	获取价格
9DBL0243	IDT	2-Output 3.3V LP-HCSL Zero-Delay Buffer with LOS Indicator	获取价格
9DBL0243	RENESAS	2-Output 3.3V PCIe Zero-Delay/Fanout Clock Buffer with Loss of Signal Indicator	获取价格
9DBL0243ANLGI	IDT	2-Output 3.3V LP-HCSL Zero-Delay Buffer with LOS Indicator	获取价格
9DBL0243ANLGI8	IDT	2-Output 3.3V LP-HCSL Zero-Delay Buffer with LOS Indicator	获取价格

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