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74LTV543MSAX PDF预览

74LTV543MSAX

更新时间： 2024-11-22 06:50:27
品牌 Logo 应用领域
德州仪器 - TI 信息通信管理光电二极管输出元件逻辑集成电路
页数 文件大小 规格书
2页 64K
描述
LVT SERIES, 8-BIT REGISTERED TRANSCEIVER, TRUE OUTPUT, PDSO24, SSOP-24

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74LTV543MSAX 技术参数

生命周期：Obsolete包装说明：SSOP,
Reach Compliance Code：unknown风险等级：5.84
系列：LVTJESD-30 代码：R-PDSO-G24
长度：8.2 mm逻辑集成电路类型：REGISTERED BUS TRANSCEIVER
位数：8功能数量：1
端口数量：2端子数量：24
输出特性：3-STATE输出极性：TRUE
封装主体材料：PLASTIC/EPOXY封装代码：SSOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, SHRINK PITCH
认证状态：Not Qualified座面最大高度：2.05 mm
表面贴装：YES技术：BICMOS
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL宽度：5.3 mm
Base Number Matches：1

74LTV543MSAX 数据手册

 浏览型号74LTV543MSAX的Datasheet PDF文件第2页 
ADVANCE INFORMATION  
February 1996  
74LVT543  
3.3V ABT Octal Registered Transceiver  
with TRI-STATE Outputs  
É
General Description  
Features  
Y
Input and output interface capability to systems at 5V  
V
The ’LVT543 octal transceiver contains two sets of D-type  
latches for temporary storage of data flowing in either direc-  
tion. Separate Latch Enable and Output Enable inputs are  
provided for each register to permit independent control of  
inputting and outputting in either direction of data flow.  
CC  
Y
Bus-Hold data inputs eliminate the need for external  
pull-up resistors to hold unused inputs  
Y
Live insertion/extraction permitted  
Y
These octal registered transceivers is/are designed for low-  
applications, but with the capability to  
Power Up/Down high impedance provides glitch-free  
bus loading  
voltage (3.3V) V  
CC  
Y
provide a TTL interface to a 5V environment. The LVT543 is  
fabricated with an advanced BiCMOS technology to achieve  
high speed operation similar to 5V ABT while maintaining a  
low power dissipation.  
b
a
Outputs source/sink 32 mA/ 64 mA  
Available in SOIC JEDEC and TSSOP  
Functionally compatible with the 74 series 543  
Latch-up performance exceeds 500 mA  
Y
Y
Y
Pin Descriptions  
Connection Diagram  
Pin Assignment  
for SOIC, SSOP II and TSSOP  
Pin Names  
Description  
OEAB, OEBA  
LEAB, LEBA  
CEAB, CEBA  
Output Enable Inputs  
Latch Enable Inputs  
Chip Enable Inputs  
Side A Inputs or  
A –A  
0
7
TRI-STATE Outputs  
Side B Inputs or  
B –B  
0
7
TRI-STATE Outputs  
TL/F/12448–1  
SOIC JEDEC  
TSSOP  
SSOP II  
Order Number  
74LVT543WM  
74LVT543MTC  
74LVT543MTCX  
74LTV543MSA  
74LTV543MSAX  
74LVT543WMX  
See NS Package  
Number  
M24B  
MTC24  
MSA24  
TRI-STATEÉ is a registered trademark of National Semiconductor Corporation.  
C
1996 National Semiconductor Corporation  
TL/F/12448  
RRD-B30M17/Printed in U. S. A.  
http://www.national.com  
12

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