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74HC165N,652 PDF预览

74HC165N,652

更新时间： 2024-11-02 14:49:35
品牌 Logo 应用领域
恩智浦 - NXP 光电二极管逻辑集成电路触发器
页数 文件大小 规格书
22页 133K
描述
74HC165N

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74HC165N,652 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：DIP包装说明：DIP, DIP16,.3
针数：16Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.39.00.01
风险等级：7.11其他特性：CLOCK INHIBIT
计数方向：RIGHT系列：HC/UH
JESD-30 代码：R-PDIP-T16JESD-609代码：e4
长度：19.025 mm负载电容（CL）：50 pF
逻辑集成电路类型：PARALLEL IN SERIAL OUT最大频率@ Nom-Sup：24000000 Hz
位数：8功能数量：1
端子数量：16最高工作温度：125 °C
最低工作温度：-40 °C输出极性：COMPLEMENTARY
封装主体材料：PLASTIC/EPOXY封装代码：DIP
封装等效代码：DIP16,.3封装形状：RECTANGULAR
封装形式：IN-LINE峰值回流温度（摄氏度）：260
电源：2/6 V传播延迟（tpd）：250 ns
认证状态：Not Qualified座面最大高度：4.2 mm
子类别：Shift Registers最大供电电压 (Vsup)：6 V
最小供电电压 (Vsup)：2 V标称供电电压 (Vsup)：5 V
表面贴装：NO技术：CMOS
温度等级：AUTOMOTIVE端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
触发器类型：POSITIVE EDGE宽度：7.62 mm
最小 fmax：20 MHzBase Number Matches：1

74HC165N,652 数据手册

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74HC165; 74HCT165  
8-bit parallel-in/serial out shift register  
Rev. 03 — 14 March 2008  
Product data sheet  
1. General description  
The 74HC165; 74HCT165 are high-speed Si-gate CMOS devices that comply with  
JEDEC standard no. 7A. They are pin compatible with Low-power Schottky TTL (LSTTL).  
The 74HC165; 74HCT165 are 8-bit parallel-load or serial-in shift registers with  
complementary serial outputs (Q7 and Q7) available from the last stage. When the  
parallel load (PL) input is LOW, parallel data from the D0 to D7 inputs are loaded into the  
register asynchronously.  
When PL is HIGH, data enters the register serially at the DS input and shifts one place to  
the right (Q0 → Q1 → Q2, etc.) with each positive-going clock transition. This feature  
allows parallel-to-serial converter expansion by tying the Q7 output to the DS input of the  
succeeding stage.  
The clock input is a gated-OR structure which allows one input to be used as an active  
LOW clock enable (CE) input. The pin assignment for the CP and CE inputs is arbitrary  
and can be reversed for layout convenience. The LOW-to-HIGH transition of input CE  
should only take place while CP HIGH for predictable operation. Either the CP or the CE  
should be HIGH before the LOW-to-HIGH transition of PL to prevent shifting the data  
when PL is activated.  
2. Features  
I Asynchronous 8-bit parallel load  
I Synchronous serial input  
I Complies with JEDEC standard no. 7A  
I ESD protection:  
N HBM JESD22-A114E exceeds 2000 V  
N MM JESD22-A115-A exceeds 200 V  
I Specified from −40 °C to +85 °C and from −40 °C to +125 °C  
3. Applications  
I Parallel-to-serial data conversion  
 
 
 
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74HC165N,652 替代型号

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