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74HC161PW-Q100 PDF预览

74HC161PW-Q100

更新时间： 2024-11-02 01:10:47
品牌 Logo 应用领域
安世 - NEXPERIA 光电二极管输出元件逻辑集成电路触发器
页数 文件大小 规格书
17页 272K
描述
Presettable synchronous 4-bit binary counter; asynchronous reset

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74HC161PW-Q100 技术参数

是否Rohs认证： 符合生命周期：Active
包装说明：TSSOP-16Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.61
其他特性：TCO OUTPUT计数方向：UP
系列：HC/UHJESD-30 代码：R-PDSO-G16
JESD-609代码：e4长度：5 mm
负载/预设输入：YES逻辑集成电路类型：BINARY COUNTER
工作模式：SYNCHRONOUS湿度敏感等级：1
位数：4功能数量：1
端子数量：16最高工作温度：125 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：NOT SPECIFIED
传播延迟（tpd）：285 ns筛选级别：AEC-Q100
座面最大高度：1.1 mm最大供电电压 (Vsup)：6 V
最小供电电压 (Vsup)：2 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：AUTOMOTIVE端子面层：Nickel/Palladium/Gold/Silver (Ni/Pd/Au/Ag)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
触发器类型：POSITIVE EDGE宽度：4.4 mm
最小 fmax：18 MHzBase Number Matches：1

74HC161PW-Q100 数据手册

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74HC161-Q100  
Presettable synchronous 4-bit binary counter; asynchronous  
reset  
Rev. 2 — 4 October 2018  
Product data sheet  
1. General description  
The 74HC161-Q100 is a synchronous presettable binary counter with an internal look-head carry.  
Synchronous operation is provided by having all flip-flops clocked simultaneously on the positive-  
going edge of the clock (CP). The outputs (Q0 to Q3) of the counters may be preset HIGH or LOW.  
A LOW at the parallel enable input (PE) disables the counting action and causes the data at the  
data inputs (D0 to D3) to be loaded into the counter on the positive-going edge of the clock. Preset  
takes place regardless of the levels at count enable inputs (CEP and CET). A LOW at the master  
reset input (MR) sets Q0 to Q3 LOW regardless of the levels at input pins CP, PE, CET and CEP  
(thus providing an asynchronous clear function). The look-ahead carry simplifies serial cascading  
of the counters. Both CEP and CET must be HIGH to count. The CET input is fed forward to enable  
the terminal count output (TC). The TC output thus enabled will produce a HIGH output pulse of a  
duration approximately equal to a HIGH output of Q0. This pulse can be used to enable the next  
cascaded stage. The maximum clock frequency for the cascaded counters is determined by the CP  
to TC propagation delay and CEP to CP set-up time, according to the following formula:  
Inputs include clamp diodes. This enables the use of current limiting resistors to interface inputs to  
voltages in excess of VCC  
.
2. Features and benefits  
•
Automotive product qualification in accordance with AEC-Q100 (Grade 1)  
Specified from -40 °C to +85 °C and from -40 °C to +125 °C  
•
•
•
•
•
•
•
•
Complies with JEDEC standard no. 7A  
CMOS input levels  
Synchronous counting and loading  
2 count enable inputs for n-bit cascading  
Asynchronous reset  
Positive-edge triggered clock  
ESD protection:  
•
•
•
MIL-STD-883, method 3015 exceeds 2000 V  
HBM JESD22-A114F exceeds 2 000 V  
MM JESD22-A115-A exceeds 200 V (C = 200 pF, R = 0 Ω)  
•
Multiple package options  
 
 
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型号 品牌 获取价格 描述 数据表
74HC161PW-T NXP

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 		暂无描述
74HC161-Q100 NEXPERIA

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