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UPD45128841G5-A80LI-9JF PDF预览

UPD45128841G5-A80LI-9JF

更新时间： 2024-01-12 13:22:48
品牌 Logo 应用领域
尔必达 - ELPIDA 时钟动态存储器光电二极管内存集成电路
页数 文件大小 规格书
85页 725K
描述
Synchronous DRAM, 16MX8, 6ns, MOS, PDSO54, PLASTIC, TSOP2-54

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UPD45128841G5-A80LI-9JF 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：TSOP2包装说明：TSOP2, TSOP54,.46,32
针数：54Reach Compliance Code：unknown
ECCN代码：EAR99HTS代码：8542.32.00.02
风险等级：5.79访问模式：FOUR BANK PAGE BURST
最长访问时间：6 ns其他特性：AUTO/SELF REFRESH
最大时钟频率 (fCLK)：125 MHzI/O 类型：COMMON
交错的突发长度：1,2,4,8JESD-30 代码：R-PDSO-G54
JESD-609代码：e0长度：22.22 mm
内存密度：134217728 bit内存集成电路类型：SYNCHRONOUS DRAM
内存宽度：8功能数量：1
端口数量：1端子数量：54
字数：16777216 words字数代码：16000000
工作模式：SYNCHRONOUS最高工作温度：85 °C
最低工作温度：-40 °C组织：16MX8
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：TSOP2封装等效代码：TSOP54,.46,32
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE
电源：3.3 V认证状态：Not Qualified
刷新周期：4096座面最大高度：1.2 mm
自我刷新：YES连续突发长度：1,2,4,8,FP
最大待机电流：0.001 A子类别：DRAMs
最大压摆率：0.23 mA最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：MOS
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：0.8 mm
端子位置：DUAL宽度：10.16 mm
Base Number Matches：1

UPD45128841G5-A80LI-9JF 数据手册

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μPD45128441-I, 45128841-I  
1. Input / Output Pin Function  
Pin name  
Input / Output  
Input  
Function  
CLK  
CKE  
CLK is the master clock input. Other inputs signals are referenced to the CLK rising  
edge.  
Input  
CKE determine validity of the next CLK (clock). If CKE is high, the next CLK rising edge  
is valid; otherwise it is invalid. If the CLK rising edge is invalid, the internal clock is not  
issued and the μPD45128xxx suspends operation.  
When the μPD45128xxx is not in burst mode and CKE is negated, the device enters  
power down mode. During power down mode, CKE must remain low.  
/CS low starts the command input cycle. When /CS is high, commands are ignored but  
operations continue.  
/CS  
Input  
Input  
Input  
/RAS, /CAS, /WE  
A0 - A11  
/RAS, /CAS and /WE have the same symbols on conventional DRAM but different  
functions. For details, refer to the command table.  
Row Address is determined by A0 - A11 at the CLK (clock) rising edge in the active  
command cycle. It does not depend on the bit organization.  
Column Address is determined by A0 - A9, A11 at the CLK rising edge in the read or  
write command cycle. It depends on the bit organization: A0 - A9, A11 for ×4 device, A0  
- A9 for ×8 device.  
A10 defines the precharge mode. When A10 is high in the precharge command cycle,  
all banks are precharged; when A10 is low, only the bank selected by BA0(A13) and  
BA1(A12) is precharged.  
When A10 is high in read or write command cycle, the precharge starts automatically  
after the burst access.  
BA0, BA1  
Input  
Input  
BA0(A13) and BA1(A12) are the bank select signal. In command cycle, BA0(A13) and  
BA1(A12) low select bank A, BA0(A13) high and BA1(A12) low select bank B, BA0(A13)  
low and BA1(A12) high select bank C and then BA0(A13) and BA1(A12) high select  
bank D.  
DQM  
DQM controls I/O buffers.  
In read mode, DQM controls the output buffers like a conventional /OE pin.  
DQM high and DQM low turn the output buffers off and on, respectively.  
The DQM latency for the read is two clocks.  
In write mode, DQM controls the word mask. Input data is written to the memory cell if  
DQM is low but not if DQM is high.  
The DQM latency for the write is zero.  
DQ0 - DQ8  
Input / Output  
DQ pins have the same function as I/O pins on a conventional DRAM.  
VCC, VSS, VCCQ, VSSQ  
(Power supply) VCC and VSS are power supply pins for internal circuits. VCCQ and VSSQ are power  
supply pins for the output buffers.  
9
Data Sheet E0345N10 (Ver. 1.0)  
1...6789101112...85

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型号 品牌 描述 获取价格 数据表
UPD45128841G5-A80LT-9JF ETC SDRAM|4X4MX8|CMOS|TSOP|54PIN|PLASTIC

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UPD45128841G5-A80T-9JF ETC SDRAM|4X4MX8|CMOS|TSOP|54PIN|PLASTIC

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