Datasheet > UPD4516421AG5-A10L-9NF

UPD4516421AG5-A10L-9NF

更新时间： 2024-02-03 09:17:03

品牌	Logo	应用领域
日电电子 - NEC		动态存储器光电二极管内存集成电路
页数	文件大小	规格书
86页	893K
描述
Synchronous DRAM, 4MX4, 6ns, MOS, PDSO44, 0.400 INCH, PLASTIC, TSOP2-44

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UPD4516421AG5-A10L-9NF 技术参数

生命周期：	Obsolete	零件包装代码：	TSOP2
包装说明：	TSOP2,	针数：	44
Reach Compliance Code：	unknown	ECCN代码：	EAR99
HTS代码：	8542.32.00.02	风险等级：	5.41
访问模式：	DUAL BANK PAGE BURST	最长访问时间：	6 ns
JESD-30 代码：	R-PDSO-G44	长度：	18.41 mm
内存密度：	16777216 bit	内存集成电路类型：	SYNCHRONOUS DRAM
内存宽度：	4	功能数量：	1
端口数量：	1	端子数量：	44
字数：	4194304 words	字数代码：	4000000
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：		组织：	4MX4
封装主体材料：	PLASTIC/EPOXY	封装代码：	TSOP2
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE, THIN PROFILE
认证状态：	Not Qualified	座面最大高度：	1.2 mm
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	MOS	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子节距：	0.8 mm
端子位置：	DUAL	宽度：	10.16 mm
Base Number Matches：	1

UPD4516421AG5-A10L-9NF 数据手册

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DATA SHEET

MOS INTEGRATED CIRCUIT

µPD4516421A, 4516821A, 4516161A for Rev. P

16M-bit Synchronous DRAM

Description

The µPD4516421A, 4516821A, 4516161A are high-speed 16,777,216-bit synchronous dynamic random-access

memories, organized as 2,097,152 × 4 × 2, 1,048,576 × 8 × 2 and 524,288 × 16 × 2 (word × bit × bank), respectively.

The synchronous DRAMs achieve high-speed data transfer using the pipeline architecture.

All inputs and outputs are synchronized with the positive edge of the clock.

The synchronous DRAMs are compatible with Low Voltage TTL (LVTTL).

The synchronous DRAMs are packaged in 44-pin TSOP (II) (×4, ×8) and 50-pin TSOP (II) (×16).

Features

•

Fully Synchronous Dynamic RAM, with all signals referenced to a positive clock edge

Pulsed interface

Possible to assert random column address in every cycle

Dual internal banks controlled by A11 (Bank Select)

Programmable burst-length (1, 2, 4, 8, Full Page)

Programmable wrap sequence (Sequential/Interleave)

Programmable CAS latency (2, 3)

Automatic precharge and controlled precharge

CBR (Auto) refresh and self refresh

×4, ×8, ×16 organization

Single + 3.3 ±0.3 V power supply

LVTTL compatible

Byte control (×16) by LDQM and UDQM

2,048 refresh cycles/32 ms

Burst termination by Burst Stop command and Precharge command

The information in this document is subject to change without notice.

The mark shows major revised points.

Document No. M12939EJ3V0DS00 (3rd edition)

Date Published April 1998 N CP(K)

Printed in Japan

1997

12 3 4 5 6 7...86

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