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UPD30500BS2-250

更新时间： 2024-01-14 02:32:37

品牌	Logo	应用领域
瑞萨 - RENESAS		时钟外围集成电路
页数	文件大小	规格书
32页	195K
描述
64-BIT, 250MHz, RISC PROCESSOR, PBGA272, 29 X 29 MM, PLASTIC, BGA-272

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UPD30500BS2-250 技术参数

是否无铅：	含铅	是否Rohs认证：	不符合
生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	LBGA,	针数：	272
Reach Compliance Code：	compliant	ECCN代码：	3A001.A.3
HTS代码：	8542.31.00.01	风险等级：	5.62
Is Samacsys：	N	地址总线宽度：	64
位大小：	64	边界扫描：	YES
最大时钟频率：	250 MHz	外部数据总线宽度：	64
格式：	FLOATING POINT	集成缓存：	YES
JESD-30 代码：	S-PBGA-B272	JESD-609代码：	e0
长度：	29 mm	低功率模式：	YES
端子数量：	272	最高工作温度：	85 °C
最低工作温度：		封装主体材料：	PLASTIC/EPOXY
封装代码：	LBGA	封装形状：	SQUARE
封装形式：	GRID ARRAY, LOW PROFILE	峰值回流温度（摄氏度）：	NOT SPECIFIED
认证状态：	Not Qualified	座面最大高度：	1.7 mm
速度：	250 MHz	最大供电电压：	3.465 V
最小供电电压：	3.135 V	标称供电电压：	3.3 V
表面贴装：	YES	技术：	MOS
温度等级：	OTHER	端子面层：	TIN LEAD
端子形式：	BALL	端子节距：	1.27 mm
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	29 mm	uPs/uCs/外围集成电路类型：	MICROPROCESSOR, RISC
Base Number Matches：	1

UPD30500BS2-250 数据手册

DATA SHEET

MOS INTEGRATED CIRCUIT

µPD30500, 30500A, 30500B

VR5000^TM, VR5000A^TM, VR5000B^TM

64-BIT MICROPROCESSOR

DESCRIPTION

The µPD30500 (VR5000), µPD30500A^Note(VR5000A), and µPD30500B^Note(VR5000B) are a high-performance,

64-bit RISC (Reduced Instruction Set Computer) type microprocessors employing the RISC architecture developed

by MIPS^TMTechnologies Inc.

The instructions of the VR5000, VR5000A, and VR5000B are compatible with those of the VR3000^TMseries and

V^R4000^TMseries and higher, and completely compatible with those of the VR10000^TM. Therefore, present applications

can be used as they are.

Note Under development

Detailed functions are descrided in the following manual. Be sure to read the manual when

designing your system.

• V^R5000 User’s Manual (U11761E)

FEATURES

•

Employs 64-bit MIPS-based RISC architecture

High-speed processing

•

2-way super scalar 5-stage pipeline

5.5 SPECint95, 5.5 SPECfp95, 278 MIPS (µPD30500)

6.6 SPECint95, 6.6 SPECfp95, 353 MIPS (µPD30500A)

8 SPECint95, 8 SPECfp95, 423 MIPS (µPD30500B)

•

High-speed translation buffer mechanism (TLB) (48 entries)

Address space Physical: 36 bits, Virtual: 40 bits

Floating-point unit (FPU)

•

Sum-of-products operation instruction supported

•

Primary cache memory (instruction/data: 32K bytes each)

Secondary cache controller

Maximum operating frequency Internal : 200MHz (µPD30500), 250 MHz (µPD30500A), 300 MHz (µPD30500B)

External: 100 MHz

•

External/internal multiple selectable from two to eight

•

Instruction set compatible with V^R3000 and VR4000 series and higher (conforms to MIPS I, II, III, and IV)

Supply voltage: 3.3 V ±5% (µPD30500)

Core: 2.5 V ±5%, I/O: 3.3 V ±5% (µPD30500A)

Core: 1.8 V ±0.1 V, I/O: 3.3 V ±5% (µPD30500B)

Unless otherwise specified, the VR5000 (µPD30500) is treated as the representative model throughout this

document.

The information in this document is subject to change without notice. Before using this document, please

confirm that this is the latest version.

Not all devices/types available in every country. Please check with local NEC representative for availability

and additional information.

The mark shows major revised points.

Document No. U12031EJ3V0DS00 (3rd edition)

Date Published August 1999 N CP(K)

Printed in Japan

1997,1999

1997

MIPS Technologies Inc.

12 3 4 5 6 7...32

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型号	品牌	获取价格	描述	数据表
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UPD30500RJ-150	NEC	获取价格	VR5000TM, VR5000ATM, VR5000BTM 64-BIT MICROPROCESSOR
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UPD30500S2-150	NEC	获取价格	VR5000TM, VR5000ATM, VR5000BTM 64-BIT MICROPROCESSOR
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UPD30541GD-167-WML	ETC	获取价格	Microprocessor
UPD30541GD-167-WML-A	RENESAS	获取价格	UPD30541GD-167-WML-A
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