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UPD30550F2-400-NN1

更新时间： 2024-02-02 11:26:34

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日电电子 - NEC		微控制器和处理器外围集成电路微处理器时钟
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描述
VR5500⑩ 64-/32-BIT MICROPROCESSOR

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UPD30550F2-400-NN1 技术参数

生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	BGA,	针数：	272
Reach Compliance Code：	unknown	ECCN代码：	3A001.A.3
HTS代码：	8542.31.00.01	风险等级：	5.77
Is Samacsys：	N	地址总线宽度：	64
位大小：	64	边界扫描：	YES
最大时钟频率：	133 MHz	外部数据总线宽度：	64
格式：	FIXED POINT	集成缓存：	YES
JESD-30 代码：	S-PBGA-B272	长度：	29 mm
低功率模式：	NO	端子数量：	272
封装主体材料：	PLASTIC/EPOXY	封装代码：	BGA
封装形状：	SQUARE	封装形式：	GRID ARRAY
认证状态：	Not Qualified	座面最大高度：	2.05 mm
速度：	400 MHz	最大供电电压：	1.7 V
最小供电电压：	1.6 V	表面贴装：	YES
技术：	MOS	端子形式：	BALL
端子节距：	1.27 mm	端子位置：	BOTTOM
宽度：	29 mm	uPs/uCs/外围集成电路类型：	MICROPROCESSOR, RISC
Base Number Matches：	1

UPD30550F2-400-NN1 数据手册

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DATA SHEET

PRELIMINADRAYTAPRSOHDEUECTT INFORMATION

MOS INTEGRATED CIRCUIT

µPD30550

VR5500^TM

64-/32-BIT MICROPROCESSOR

DESCRIPTION

The µPD30550 (VR5500) is a member of the VR Series

of RISC (Reduced Instruction Set Computer)

microprocessors. It is a high-performance 64-/32-bit microprocessor that employs the RISC architecture developed by

MIPS

The VR5500 allows selection of a 64-bit or 32-bit bus width for the system interface, and can operate using

protocols compatible with the V^R5000 Series^TMand VR5432^TM

Detailed function descriptions are provided in the • V^R5500 User’s Manual (U16044E)

user’s manual. Be sure to read the manual before designing.

FEATURES

• MIPS 64-bit RISC architecture

• High-speed operation processing

• Two-way superscaler super pipeline

• 300 MHz product: 603 MIPS

400 MHz product: 804 MIPS

• High-speed translation lookaside buffer (TLB)

(48 entries)

• 64-/32-bit address/data multiplexed bus

• Bus width selectable during reset

• Bus protocol compatibility with existing products

retained

• Maximum operating frequency

• 300 MHz product: Internal 300 MHz, external 133

MHz

• Address space

400 MHz product: Internal 400 MHz, external 133

MHz

• Physical: 36 bits (64-bit bus selected)

32 bits (32-bit bus selected)

• External/internal multiplication factor selectable from

×2 to ×5.5 by increments of .5

• Virtual:

40 bits (in 64-bit mode)

31 bits (in 32-bit mode)

• Conforms to MIPS I, II, III, IV and MIPS64 instruction

sets. Instruction set extensions supported include

product-sum operation instruction, rotate instruction,

mode.

• On-chip floating-point unit (FPU)

• Supports sum-of-products instructions

• On-chip primary cache memory

(instruction/data: 32 KB each)

• 2-way set associative

• Hardware debug functions supported are N-Wire and

JTAG.

• Supports line lock feature

• Supply voltage

Core block:

1.5 V ±5% (300 MHz product)

1.6 to 1.7 V (400 MHz product)

3.3 V ±5%, 2.5 V ±5%

I/O block:

The information contained in this document is being issued in advance of the production cycle for the

device. The parameters for the device may change before final production or NEC Corporation, at its own

discretion, may withdraw the device prior to its production.

Not all devices/types available in every country. Please check with local NEC representative for

availability and additional information.

2002

Document No. U15700EJ1V0DS01 (2nd edition)

Date Published September 2002 N CP(K)

Printed in USA

2001

12 3 4 5 6 7...27

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