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SSTU32866EC

更新时间： 2024-02-22 02:06:31

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恩智浦 - NXP		双倍数据速率
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29页	153K
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1.8 V 25-bit 1:1 or 14-bit 1:2 configurable registered buffer with parity for DDR2 RDIMM applications

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SSTU32866EC 技术参数

是否Rohs认证：	符合	生命周期：	Obsolete
零件包装代码：	BGA	包装说明：	13.50 X 5.50 MM, 1.05 MM HEIGHT, 0.80 MM PITCH, LEAD FREE, PLASTIC, SOT-536-1, LFBGA-96
针数：	96	Reach Compliance Code：	unknown
HTS代码：	8542.39.00.01	风险等级：	5.34
其他特性：	14 BIT 1:2 CONFIGURATION ALSO POSSIBLE	系列：	SSTU
JESD-30 代码：	R-PBGA-B96	长度：	13.5 mm
逻辑集成电路类型：	D FLIP-FLOP	位数：	25
功能数量：	1	端子数量：	96
最高工作温度：	70 °C	最低工作温度：
输出特性：	OPEN-DRAIN	输出极性：	TRUE
封装主体材料：	PLASTIC/EPOXY	封装代码：	LFBGA
封装等效代码：	BGA96,6X16,32	封装形状：	RECTANGULAR
封装形式：	GRID ARRAY, LOW PROFILE, FINE PITCH	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	1.8 V	传播延迟（tpd）：	1.8 ns
认证状态：	Not Qualified	座面最大高度：	1.5 mm
子类别：	Other Logic ICs	最大供电电压 (Vsup)：	1.9 V
最小供电电压 (Vsup)：	1.7 V	标称供电电压 (Vsup)：	1.8 V
表面贴装：	YES	技术：	CMOS
温度等级：	COMMERCIAL	端子形式：	BALL
端子节距：	0.8 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	NOT SPECIFIED	触发器类型：	POSITIVE EDGE
宽度：	5.5 mm	最小 fmax：	450 MHz
Base Number Matches：	1

SSTU32866EC 数据手册

SSTU32866

1.8 V 25-bit 1:1 or 14-bit 1:2 conﬁgurable registered buffer

with parity for DDR2 RDIMM applications

Rev. 02 — 11 November 2004

Product data sheet

1. General description

The SSTU32866 is a 1.8 V conﬁgurable register speciﬁcally designed for use on DDR2

memory modules requiring a parity checking function. It is deﬁned in accordance with the

JEDEC JESD82-7 standard for the SSTU32864 registered buffer, while adding the parity

checking function in a compatible pinout. The JEDEC standard for SSTU32866 is pending

publication. The register is conﬁgurable (using conﬁguration pins C0 and C1) to two

topologies: 25-bit 1:1 or 14-bit 1:2, and in the latter conﬁguration can be designated as

The SSTU32866 accepts a parity bit from the memory controller on its parity bit (PAR_IN)

input, compares it with the data received on the DIMM-independent D-inputs and

indicates whether a parity error has occurred on its open-drain QERR pin (active-LOW).

The convention is even parity, that is, valid parity is deﬁned as an even number of ones

across the DIMM-independent data inputs combined with the parity input bit.

The SSTU32866 is packaged in a 96-ball, 6 × 16 grid, 0.8 mm ball pitch LFBGA package

(13.5 mm by 5.5 mm).

2. Features

■ Conﬁgurable register supporting DDR2 Registered DIMM applications

■ Conﬁgurable to 25-bit 1:1 mode or 14-bit 1:2 mode

■ Controlled output impedance drivers enable optimal signal integrity and speed

■ Exceeds JESD82-7 speed performance (1.8 ns max. single-bit switching propagation

delay; 2.0 ns max. mass-switching)

■ Supports up to 450 MHz clock frequency of operation

■ Optimized pinout for high-density DDR2 module design

■ Chip-selects minimize power consumption by gating data outputs from changing state

■ Supports SSTL_18 data inputs

■ Checks parity on the DIMM-independent data inputs

■ Partial parity output and input allows cascading of two SSTU32866s for correct parity

error processing

■ Differential clock (CK and CK) inputs

■ Supports LVCMOS switching levels on the control and RESET inputs

■ Single 1.8 V supply operation

■ Available in 96-ball, 13.5 × 5.5 mm, 0.8 mm ball pitch LFBGA package

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