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Datasheet > 暂无类别数据> SN74AUC2G04DCKR
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SN74AUC2G04DCKR

更新时间： 2024-09-15 22:49:31
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德州仪器 - TI /
页数 文件大小 规格书
11页 272K
描述
DUAL INVERTER GATE

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SN74AUC2G04DCKR 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：SOIC
包装说明：SC-70, 6 PIN针数：6
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01Factory Lead Time：1 week
风险等级：1.57Samacsys Description：Dual Inverter Gate
系列：AUCJESD-30 代码：R-PDSO-G6
JESD-609代码：e4长度：2 mm
负载电容（CL）：15 pF逻辑集成电路类型：INVERTER
最大I（ol）：0.009 A湿度敏感等级：1
功能数量：2输入次数：1
端子数量：6最高工作温度：85 °C
最低工作温度：-40 °C输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP6,.08封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH包装方法：TR
峰值回流温度（摄氏度）：260电源：1.2/2.5 V
最大电源电流（ICC）：0.01 mAProp。Delay @ Nom-Sup：3.1 ns
传播延迟（tpd）：3.1 ns认证状态：Not Qualified
施密特触发器：NO座面最大高度：1.1 mm
子类别：Gates最大供电电压 (Vsup)：2.7 V
最小供电电压 (Vsup)：0.8 V标称供电电压 (Vsup)：1.2 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：GULL WING端子节距：0.65 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：1.25 mm

SN74AUC2G04DCKR 数据手册

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SN74AUC2G04  
DUAL INVERTER GATE  
SCES437A – APRIL 2003 – REVISED JUNE 2003  
DBV OR DCK PACKAGE  
(TOP VIEW)  
Available in the Texas Instruments  
NanoStarand NanoFreePackages  
Optimized for 1.8-V Operation and Is 3.6-V  
I/O Tolerant to Support Mixed-Mode Signal  
Operation  
1
2
3
6
5
4
1A  
GND  
2A  
1Y  
V
CC  
2Y  
I
Supports Partial-Power-Down Mode  
off  
Operation  
YEP OR YZP PACKAGE  
(BOTTOM VIEW)  
Sub 1-V Operable  
Max t of 1.7 ns at 1.8 V  
pd  
Low Power Consumption, 10 µA at 1.8 V  
3 4  
2 5  
1 6  
2A  
GND  
1A  
2Y  
V
CC  
8-mA Output Drive at 1.8 V  
1Y  
Latch-Up Performance Exceeds 100 mA Per  
JESD 78, Class II  
ESD Protection Exceeds JESD 22  
– 2000-V Human-Body Model (A114-A)  
– 200-V Machine Model (A115-A)  
– 1000-V Charged-Device Model (C101)  
description/ordering information  
This dual inverter is operational at 0.8-V to 2.7-V V , but is designed specifically for 1.65-V to 1.95-V V  
CC  
operation.  
CC  
The SN74AUC2G04 performs the Boolean function Y = A.  
NanoStarand NanoFreepackage technology is a major breakthrough in IC packaging concepts, using the  
die as the package.  
This device is fully specified for partial-power-down applications using I . The I circuitry disables the outputs,  
off  
off  
preventing damaging current backflow through the device when it is powered down.  
ORDERING INFORMATION  
ORDERABLE  
PART NUMBER  
TOP-SIDE  
MARKING  
†
T
A
PACKAGE  
‡
NanoStar– WCSP (DSBGA)  
0.23-mm Large Bump – YEP  
Tape and reel SN74AUC2G04YEPR  
_ _ _UC_  
NanoFree– WCSP (DSBGA)  
0.23-mm Large Bump – YZP (Pb-free)  
Tape and reel SN74AUC2G04YZPR  
–40°C to 85°C  
SOT (SOT-23) – DBV  
Tape and reel SN74AUC2G04DBVR  
Tape and reel SN74AUC2G04DCKR  
U04_  
UC_  
SOT (SC-70) – DCK  
†
‡
Package drawings, standard packing quantities, thermal data, symbolization, and PCB design guidelines are available at  
www.ti.com/sc/package.  
DBV/DCK: The actual top-side marking has one additional character that designates the assembly/test site.  
YEP/YZP: The actual top-side marking has three preceding characters to denote year, month, and sequence code, and one  
following character to designate the assembly/test site.  
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
NanoStar and NanoFree are trademarks of Texas Instruments.  
Copyright 2003, Texas Instruments Incorporated  
PRODUCTION DATA information is current as of publication date.  
Products conform to specifications per the terms of Texas Instruments  
standard warranty. Production processing does not necessarily include  
testing of all parameters.  
1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
1234567...11

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