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MCM69L736AZP10.5

更新时间： 2024-11-07 22:06:03
品牌 Logo 应用领域
摩托罗拉 - MOTOROLA 存储内存集成电路静态存储器信息通信管理
页数 文件大小 规格书
20页 228K
描述
4M Late Write HSTL

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MCM69L736AZP10.5 技术参数

是否无铅：含铅是否Rohs认证：不符合
生命周期：Obsolete零件包装代码：BGA
包装说明：BGA,针数：119
Reach Compliance Code：unknownECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.91
Is Samacsys：N最长访问时间：10.5 ns
JESD-30 代码：R-PBGA-B119JESD-609代码：e0
长度：22 mm内存密度：4718592 bit
内存集成电路类型：CACHE SRAM内存宽度：36
功能数量：1端口数量：1
端子数量：119字数：131072 words
字数代码：128000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：128KX36输出特性：3-STATE
可输出：YES封装主体材料：PLASTIC/EPOXY
封装代码：BGA封装形状：RECTANGULAR
封装形式：GRID ARRAY并行/串行：PARALLEL
峰值回流温度（摄氏度）：NOT SPECIFIED认证状态：Not Qualified
座面最大高度：2.4 mm最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3.15 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：BICMOS
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：BALL端子节距：1.27 mm
端子位置：BOTTOM处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：14 mmBase Number Matches：1

MCM69L736AZP10.5 数据手册

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by MCM69L736A/D  
SEMICONDUCTOR TECHNICAL DATA  
MCM69L736A  
MCM69L818A  
Advance Information  
4M Late Write HSTL  
The MCM69L736A/818A is a 4M synchronous late write fast static RAM  
designed to provide high performance in secondary cache and ATM switch,  
Telecom, and other high speed memory applications. The MCM69L818A  
(organized as 256K words by 18 bits) and the MCM69L736A (organized as 128K  
words by 36 bits) are fabricated in Motorola’s high performance silicon gate  
BiCMOS technology.  
The differential clock (CK) inputs control the timing of read/write operations of  
theRAM. AttherisingedgeofCK, alladdresses, writeenables, andsynchronous  
selects are registered. An internal buffer and special logic enable the memory to  
accept write data on the rising edge of CK a cycle after address and control  
signals. Read data is available at the falling edge of CK.  
ZP PACKAGE  
PBGA  
CASE 999–01  
The RAM uses HSTL inputs and outputs. The adjustable input trip–point (V  
)
ref  
and output voltage (V  
) gives the system designer greater flexibility in  
DDQ  
optimizing system performance.  
The synchronous write and byte enables allow writing to individual bytes or the  
entire word.  
The impedance of the output buffers is programmable, allowing the outputs to  
match the impedance of the circuit traces which reduces signal reflections.  
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Byte Write Control  
Single 3.3 V +10%, – 5% Operation  
HSTL — I/O (JEDEC Standard JESD8–6 Class I)  
HSTL — User Selectable Input Trip–Point  
HSTL — Compatible Programmable Impedance Output Drivers  
Register to Latch Synchronous Operation  
Asynchronous Output Enable  
Boundary Scan (JTAG) IEEE 1149.1 Compatible  
Differential Clock Inputs  
Optional x18 or x36 Organization  
MCM69L736A/818A–7.5 = 7.5 ns  
MCM69L736A/818A–8.5 = 8.5 ns  
MCM69L736A/818A–9.5 = 9.5 ns  
MCM69L736A/818A–10.5 = 10.5 ns  
119 Bump, 50 mil (1.27 mm) Pitch, 14 mm x 22 mm Plastic Ball Grid Array  
(PBGA) Package  
•
This document contains information on a new product. Specifications and information herein are subject to change without notice.  
4/3/97  
Motorola, Inc. 1997  
1234567...20

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