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MC100EP33MNR4

更新时间： 2024-11-25 05:22:27
品牌 Logo 应用领域
安森美 - ONSEMI /
页数 文件大小 规格书
11页 165K
描述
3.3V / 5V ECL ±4 Divider

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MC100EP33MNR4 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：DFN包装说明：PLASTIC, DFN-8
针数：8Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.52
其他特性：NECL MODE: VCC = 0V WITH VEE = -3V TO -5.5V系列：100E
JESD-30 代码：S-XDSO-N8JESD-609代码：e0
长度：2 mm逻辑集成电路类型：PRESCALER
最大频率@ Nom-Sup：4000000000 Hz数据/时钟输入次数：1
功能数量：1端子数量：8
最高工作温度：85 °C最低工作温度：-40 °C
输出极性：COMPLEMENTARY封装主体材料：UNSPECIFIED
封装代码：VSON封装等效代码：SOLCC8,.08,20
封装形状：SQUARE封装形式：SMALL OUTLINE, VERY THIN PROFILE
峰值回流温度（摄氏度）：240电源：-4.5 V
最大电源电流（ICC）：37 mA传播延迟（tpd）：0.44 ns
认证状态：Not Qualified座面最大高度：1 mm
子类别：Prescaler/Multivibrators最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：ECL
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn90Pb10)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：2 mmBase Number Matches：1

MC100EP33MNR4 数据手册

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MC10EP33, MC100EP33  
3.3V / 5VꢀECL B4 Divider  
Description  
The MC10/100EP33 is an integrated B4 divider. The differential  
clock inputs.  
The V pin, an internally generated voltage supply, is available to  
this device only. For single-ended input conditions, the unused  
BB  
http://onsemi.com  
differential input is connected to V as a switching reference voltage.  
BB  
V
BB  
may also rebias AC coupled inputs. When used, decouple V  
MARKING  
BB  
and V via a 0.01 mF capacitor and limit current sourcing or sinking  
DIAGRAMS*  
CC  
to 0.5 mA. When not used, V should be left open.  
BB  
The reset pin is asynchronous and is asserted on the rising edge.  
Upon powerup, the internal flip−flops will attain a random state; the  
reset allows for the synchronization of multiple EP33’s in a system.  
The 100 Series contains temperature compensation.  
8
1
8
8
HEP33  
ALYW  
KEP33  
ALYW  
G
1
G
SOIC−8  
D SUFFIX  
CASE 751  
1
Features  
• 320 ps Propagation Delay  
• Maximum Frequency > 4 GHz Typical  
8
1
8
1
8
• PECL Mode Operating Range: V = 3.0 V to 5.5 V  
CC  
1
HP33  
KP33  
with V = 0 V  
ALYWG  
ALYWG  
EE  
TSSOP−8  
DT SUFFIX  
CASE 948R  
G
G
• NECL Mode Operating Range: V = 0 V  
CC  
with V = −3.0 V to −5.5 V  
EE  
• Open Input Default State  
• Safety Clamp on Inputs  
• Q Output Will Default LOW with Inputs Open or at V  
EE  
• V Output  
• Pb−Free Packages are Available  
BB  
1
4
1
4
DFN8  
MN SUFFIX  
CASE 506AA  
H
K
= MC10  
= MC100  
A
L
= Assembly Location  
= Wafer Lot  
5Q = MC10  
3L = MC100  
Y
W
M
G
= Year  
= Work Week  
= Date Code  
= Pb−Free Package  
(Note: Microdot may be in either location)  
*For additional marking information, refer to  
Application Note AND8002/D.  
ORDERING INFORMATION  
See detailed ordering and shipping information in the package  
dimensions section on page 8 of this data sheet.  
© Semiconductor Components Industries, LLC, 2006  
1
Publication Order Number:  
December, 2006 − Rev. 9  
MC10EP33/D  
1234567...11

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型号 品牌 获取价格 描述 数据表
MC100EP33MNR4G ONSEMI

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 		3.3V / 5V ECL ±4 Divider
MC100EP35 ONSEMI

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 		3.3V / 5V ECL JK Flip−Flop
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 		3.3V / 5V ECL JK Flip−Flop
MC100EP35D ROCHESTER

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 		100E SERIES, POSITIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO8, SOIC-8
MC100EP35DG ONSEMI

获取价格

 		3.3V / 5V ECL JK Flip−Flop
MC100EP35DG ROCHESTER

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 		100E SERIES, POSITIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO8, LEAD FREE
MC100EP35DR2 ONSEMI

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 		3.3V / 5V ECL JK Flip−Flop
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 		100E SERIES, POSITIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO8, SOIC-8
MC100EP35DR2G ONSEMI

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 		3.3V / 5V ECL JK Flip−Flop
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 		100E SERIES, POSITIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO8, LEAD FREE

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