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MC100EL14DWR2

更新时间： 2024-11-20 04:16:55
品牌 Logo 应用领域
安森美 - ONSEMI 时钟
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8页 123K
描述
5V ECL 1:5 Clock Distribution Chip

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MC100EL14DWR2 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：SOIC包装说明：SOP, SOP20,.4
针数：20Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01Factory Lead Time：1 week
风险等级：5.39其他特性：NECL MODE: VCC = 0V WITH VEE = -4.2V TO -5.7V
系列：100EL输入调节：DIFFERENTIAL MUX
JESD-30 代码：R-PDSO-G20JESD-609代码：e0
长度：12.8 mm逻辑集成电路类型：LOW SKEW CLOCK DRIVER
功能数量：1反相输出次数：
端子数量：20实输出次数：5
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装等效代码：SOP20,.4封装形状：RECTANGULAR
封装形式：SMALL OUTLINE峰值回流温度（摄氏度）：240
电源：-4.5 VProp。Delay @ Nom-Sup：0.88 ns
传播延迟（tpd）：0.83 ns认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.05 ns座面最大高度：2.65 mm
子类别：Clock Drivers最大供电电压 (Vsup)：5.7 V
最小供电电压 (Vsup)：4.2 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：ECL
温度等级：INDUSTRIAL端子面层：Tin/Lead (Sn80Pb20)
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL处于峰值回流温度下的最长时间：30
宽度：7.5 mmBase Number Matches：1

MC100EL14DWR2 数据手册

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MC100EL14  
5V ECL 1:5 Clock  
Distribution Chip  
The MC100EL14 is a low skew 1:5 clock distribution chip designed  
explicitly for low skew clock distribution applications. The V pin, an  
BB  
internally generated voltage supply, is available to this device only.  
For single-ended input conditions, the unused differential input is  
http://onsemi.com  
connected to V as a switching reference voltage. V may also  
BB  
BB  
rebias AC coupled inputs. When used, decouple V and V via a  
BB  
CC  
0.01 mF capacitor and limit current sourcing or sinking to 0.5 mA.  
When not used, V should be left open.  
BB  
The EL14 features a multiplexed clock input to allow for the  
distribution of a lower speed scan or test clock along with the high speed  
system clock. When LOW (or left open and pulled LOW by the input  
pulldown resistor) the SEL pin will select the differential clock input.  
The common enable (EN) is synchronous so that the outputs will only  
be enabled/disabled when they are already in the LOW state. This  
avoids any chance of generating a runt clock pulse when the device is  
enabled/disabled as can happen with an asynchronous control. The  
internal flip flop is clocked on the falling edge of the input clock,  
therefore all associated specification limits are referenced to the  
negative edge of the clock input.  
SOIC−20L  
DW SUFFIX  
CASE 751D  
MARKING DIAGRAM  
20  
Features  
• 50 ps Output-to-Output Skew  
• Synchronous Enable/Disable  
• Multiplexed Clock Input  
100EL14  
AWLYYWWG  
• The 100 Series Contains Temperature Compensation  
1
• PECL Mode Operating Range: V = 4.2 V to 5.7 V  
CC  
A
= Assembly Location  
= Wafer Lot  
= Year  
= Work Week  
= Pb−Free Package  
with V = 0 V  
EE  
WL  
YY  
WW  
G
• NECL Mode Operating Range: V = 0 V  
CC  
with V = −4.2 V to −5.7 V  
EE  
• Q Output will Default LOW with Inputs Open or at V  
EE  
• Internal Input Pull−down Resistors on All Inputs, Pull−up Resistors  
*For additional marking information, refer to  
Application Note AND8002/D.  
on Inverted Inputs  
• Pb−Free Packages are Available*  
ORDERING INFORMATION  
See detailed ordering and shipping information in the package  
dimensions section on page 6 of this data sheet.  
*For additional information on our Pb−Free strategy and soldering details, please  
download the ON Semiconductor Soldering and Mounting Techniques  
Reference Manual, SOLDERRM/D.  
© Semiconductor Components Industries, LLC, 2006  
1
Publication Order Number:  
October, 2006 − Rev. 7  
MC100EL14/D  
12345678

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MC100EL14DWR2 替代型号

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