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MC100EL15D

更新时间： 2024-01-02 09:28:58

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摩托罗拉 - MOTOROLA		时钟
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1:4 Clock Distribution Chip

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MC100EL15D 技术参数

是否无铅：	不含铅	生命周期：	Active
零件包装代码：	SOIC	包装说明：	SOP, SOP16,.25
针数：	16	Reach Compliance Code：	compliant
HTS代码：	8542.39.00.01	风险等级：	1.34
其他特性：	NECL MODE: VCC = 0 WITH VEE = -4.2 TO -5.7V SUPPLY	系列：	100EL
输入调节：	DIFFERENTIAL MUX	JESD-30 代码：	R-PDSO-G16
JESD-609代码：	e3	长度：	9.9 mm
逻辑集成电路类型：	LOW SKEW CLOCK DRIVER	湿度敏感等级：	1
功能数量：	1	反相输出次数：
端子数量：	16	实输出次数：	4
最高工作温度：	85 °C	最低工作温度：	-40 °C
输出特性：	OPEN-EMITTER	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装等效代码：	SOP16,.25
封装形状：	RECTANGULAR	封装形式：	SMALL OUTLINE
峰值回流温度（摄氏度）：	260	电源：	-4.5 V
传播延迟（tpd）：	0.72 ns	认证状态：	Not Qualified
Same Edge Skew-Max（tskwd）：	0.05 ns	座面最大高度：	1.75 mm
子类别：	Clock Drivers	最大供电电压 (Vsup)：	5.7 V
最小供电电压 (Vsup)：	4.2 V	标称供电电压 (Vsup)：	5 V
表面贴装：	YES	技术：	ECL
温度等级：	INDUSTRIAL	端子面层：	Tin (Sn)
端子形式：	GULL WING	端子节距：	1.27 mm
端子位置：	DUAL	处于峰值回流温度下的最长时间：	40
宽度：	3.9 mm	Base Number Matches：	1

MC100EL15D 数据手册

SEMICONDUCTOR TECHNICAL DATA

The MC10EL/100EL15 is a low skew 1:4 clock distribution chip

designed explicitly for low skew clock distribution applications. The

device can be driven by either a differential or single-ended ECL or, if

positive power supplies are used, PECL input signal. If a single-ended

input is to be used the V

output should be connected to the CLK input

and bypassed to ground via a 0.01µF capacitor. The V

output is

designed to act as the switching reference for the input of the EL15 under

single-ended input conditions, as a result this pin can only source/sink up

to 0.5mA of current.

The EL15 features a multiplexed clock input to allow for the distribution

of a lower speed scan or test clock along with the high speed system

clock. When LOW (or left open and pulled LOW by the input pulldown

resistor) the SEL pin will select the differential clock input.

D SUFFIX

PLASTIC SOIC PACKAGE

CASE 751B-05

The common enable (EN) is synchronous so that the outputs will only

be enabled/disabled when they are already in the LOW state. This avoids

any chance of generating a runt clock pulse when the device is

enabled/disabled as can happen with an asynchronous control. The

internal flip flop is clocked on the falling edge of the input clock, therefore

all associated specification limits are referenced to the negative edge of

the clock input.

• 50ps Output-to-Output Skew

• Synchronous Enable/Disable

• Multiplexed Clock Input

PIN DESCRIPTION

• 75kΩ Internal Input Pulldown Resistors

• >1000V ESD Protection

FUNCTION

CLK

SCLK

Diff Clock Inputs

Scan Clock Input

Sync Enable

Clock Select Input

Reference Output

Diff Clock Outputs

LOGIC DIAGRAM AND PINOUT ASSIGNMENT

SEL

0–3

EN SCLK CLK CLK

SEL

FUNCTION TABLE

CLK

SCLK

SEL

* On next negative transition of

CLK or SCLK

5/95

Motorola, Inc. 1996

REV 2

3–1

12 3 4

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